JPH01195558A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH01195558A JPH01195558A JP63019336A JP1933688A JPH01195558A JP H01195558 A JPH01195558 A JP H01195558A JP 63019336 A JP63019336 A JP 63019336A JP 1933688 A JP1933688 A JP 1933688A JP H01195558 A JPH01195558 A JP H01195558A
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- JP
- Japan
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- syndrome
- data
- register
- memory
- line
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 8
- 208000011580 syndromic disease Diseases 0.000 abstract description 22
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はエラー訂正コード回路（以下、ＥＣＣ回路とい
う。）を有するメモリコントローラを用いたメモリ制御
方式に関する。
う。）を有するメモリコントローラを用いたメモリ制御
方式に関する。
計算機システムにおけるメモリの高記録密度化に伴ない
磁気ディスク等の記録媒体から得られる信号の品質が劣
化する。これを補償するため、メモリコントローラにＦ
ＣＣ機能をもたせている。
磁気ディスク等の記録媒体から得られる信号の品質が劣
化する。これを補償するため、メモリコントローラにＦ
ＣＣ機能をもたせている。
メモリコントローラは中央処理装置（以下、ＣＰＵとい
う。）とメモリとの間に介在してＣＰＵからの指令によ
りメモリへの書込み、読出しを制御するためのものであ
り、ＣＰＵとは双方向データ線、ストローブ線、コマン
ド線、ゾーン線を含む信号線によって接続されている。
う。）とメモリとの間に介在してＣＰＵからの指令によ
りメモリへの書込み、読出しを制御するためのものであ
り、ＣＰＵとは双方向データ線、ストローブ線、コマン
ド線、ゾーン線を含む信号線によって接続されている。
メモリコントローラ内に設けられたＥＣＣ回路の機能を
十分に果たすためには、エラー発生時の状態データ（以
下、シンドロームという）を読出して誤り訂正を行う必
要がある。このシンドロームは例えば読み出されたエラ
ーチエツクコードとＩ誉・ 読み出しデータにより作られたエラーチエツクコードと
の排他的論理和により作られたもので、シンドロームを
みればエラー状態（そのビットがエラーしたか等）を知
ることができる。従来では、ＣＰＵがシンドロームを読
出す場合、通常のメモリ読出し信号の他にもう一本シン
ドローム読出しサイクルを示す信号が必要であり、その
読出しサイクル信号のために入出力線を１本占有するこ
とになる。
十分に果たすためには、エラー発生時の状態データ（以
下、シンドロームという）を読出して誤り訂正を行う必
要がある。このシンドロームは例えば読み出されたエラ
ーチエツクコードとＩ誉・ 読み出しデータにより作られたエラーチエツクコードと
の排他的論理和により作られたもので、シンドロームを
みればエラー状態（そのビットがエラーしたか等）を知
ることができる。従来では、ＣＰＵがシンドロームを読
出す場合、通常のメモリ読出し信号の他にもう一本シン
ドローム読出しサイクルを示す信号が必要であり、その
読出しサイクル信号のために入出力線を１本占有するこ
とになる。
上記のように、従来ではシンドローム読出しのための信
号が必要となり、このことは入出力線を制限し、他の機
能を制約することとなる。
号が必要となり、このことは入出力線を制限し、他の機
能を制約することとなる。
本発明は、ＣＰＵとメモリコントローラ間の入出力線を
増設することなく、シンドロームを読出しうるメモリ制
御方式を提供することを目的とする。
増設することなく、シンドロームを読出しうるメモリ制
御方式を提供することを目的とする。
上記課題を解決し、本発明の目的を達成するため、本発
明は、書込みデータの書込み部分を示すゾーン信号を送
るゾーン線を含む信号線を介して中央処理装置に接続さ
れ、この中央処理装置からの指令によりメモリに対して
データの書込みまたは読出しを行う、エラー訂正コード
回路を有するメモリコントローラによるメモリ制御方式
において、前記エラー訂正コード回路はデータに含まれ
るエラーを修正したときの状態データを保持するレジス
タを備え、この状態データの読出し時に前記ゾーン線の
モードを通常のデータ書込み時とは異なるモードに切替
えて当該状態データの読出しを行うことを特徴とするも
のである。
明は、書込みデータの書込み部分を示すゾーン信号を送
るゾーン線を含む信号線を介して中央処理装置に接続さ
れ、この中央処理装置からの指令によりメモリに対して
データの書込みまたは読出しを行う、エラー訂正コード
回路を有するメモリコントローラによるメモリ制御方式
において、前記エラー訂正コード回路はデータに含まれ
るエラーを修正したときの状態データを保持するレジス
タを備え、この状態データの読出し時に前記ゾーン線の
モードを通常のデータ書込み時とは異なるモードに切替
えて当該状態データの読出しを行うことを特徴とするも
のである。
（作 用）
本発明は以上のように構成されているので、ＣＰＵによ
るＥＣＣ回路のレジスタからのシンドローム読出し時に
おいて、ゾーン信号のモードを通常のデータ書込み時と
は異なるモードに切替えて、シンドローム読出し時には
使用しないゾーン線の有効利用に当該シンドロームを読
出すため、新にシンドローム読出し専用の信号線を増設
する必要がない。
るＥＣＣ回路のレジスタからのシンドローム読出し時に
おいて、ゾーン信号のモードを通常のデータ書込み時と
は異なるモードに切替えて、シンドローム読出し時には
使用しないゾーン線の有効利用に当該シンドロームを読
出すため、新にシンドローム読出し専用の信号線を増設
する必要がない。
このことにより、シンドロームを読み出す場合でもモー
ド切替えのためのソフトウェアの若干の変更で済み、ハ
ードウェア上は新な設計仕様とする必要がな（、構成の
簡素化が可能となる。
ド切替えのためのソフトウェアの若干の変更で済み、ハ
ードウェア上は新な設計仕様とする必要がな（、構成の
簡素化が可能となる。
（実施例）
次に、本発明に係るメモリ制御方式の実施例を第１図に
基づいて説明する。
基づいて説明する。
第１図に示すように、ＣＰＵＩとメモリ２の間にはメモ
リコントローラ３が介在接続されている。
リコントローラ３が介在接続されている。
メモリコントローラ３は、ＣＰＵ１からの書込み、読出
し指令によりメモリ２にアクセスし、必要なデータ書込
み、読出しを行う。そのために、メモリコントローラ３
とＣＰＵＩとの間にはメモリアドレス線５、双方向デー
タ線６、メモリアクセススタートを指令するたためのス
トローブ線７、書込みか読出しかを示すコマンド線８お
よび書込み時のデータ幅のどの部分を書込むかを示すゾ
ーン線９が接続されている。このメモリコントローラ３
はＥＣＣ回路４を有している。
し指令によりメモリ２にアクセスし、必要なデータ書込
み、読出しを行う。そのために、メモリコントローラ３
とＣＰＵＩとの間にはメモリアドレス線５、双方向デー
タ線６、メモリアクセススタートを指令するたためのス
トローブ線７、書込みか読出しかを示すコマンド線８お
よび書込み時のデータ幅のどの部分を書込むかを示すゾ
ーン線９が接続されている。このメモリコントローラ３
はＥＣＣ回路４を有している。
ＥＣＣ回路４は、データ書込み時にＣＰＵＩからのデー
タにエラーチエツクビットを生成して負荷し、読出し時
にエラーフレクション、シンドロームをつけて出力する
回路である。ＥＣＣ回路４はシンドロームを保持するた
めのレジスタ（図示せず）を有している。このレジスタ
の内容である゛ シンドロームはＣＰＵＩの指令で読出
されるが、このシンドロームの読出し時においては、ゾ
ーン線９を利用する。すなわち、ゾーン線９の動作モー
ドを通常の書込み時とは異なるモードに切替えて読出し
サイクルを指示するようにする。この制御はＣＰＵＩの
制御プログラムを修正することにより行うことができる
。
タにエラーチエツクビットを生成して負荷し、読出し時
にエラーフレクション、シンドロームをつけて出力する
回路である。ＥＣＣ回路４はシンドロームを保持するた
めのレジスタ（図示せず）を有している。このレジスタ
の内容である゛ シンドロームはＣＰＵＩの指令で読出
されるが、このシンドロームの読出し時においては、ゾ
ーン線９を利用する。すなわち、ゾーン線９の動作モー
ドを通常の書込み時とは異なるモードに切替えて読出し
サイクルを指示するようにする。この制御はＣＰＵＩの
制御プログラムを修正することにより行うことができる
。
次に動作を説明する。
ＣＰＵＩとメモリコントローラ４およびメモリ２間のデ
ータ線６を２バイト（４バイト以上でもよ（りとすると
、ＣＰＵ１から２バイト同時に書き込むことも、上位又
は下位１バイトのみ書き込むこともでき、これらの区別
はゾーン線９により行う。−例として第２図にその動作
ロジックを示す。通常のデータ読み出しはゾーン線９を
〔１・１〕としメモリ２から２バイト読み出す。このと
きＥＣＣ回路４により、メモリ２から読み出したデータ
のエラーチエツクを行ない、修正可能なエラーならば修
正し、ＣＰＵＩに返す。このときのシンドロームをＥＣ
Ｃ回路４内のレジスタに保持する。このレジスタからシ
ンドロームを読む場合、ゾーン線９を〔０・０〕にして
モード切替えを行い読みしサイクルを実行することによ
り、メモリコントローラ４はＥＣＣ回路４内のレジスタ
に保持されているシンドロームをＣＰＵ１に出力する。
ータ線６を２バイト（４バイト以上でもよ（りとすると
、ＣＰＵ１から２バイト同時に書き込むことも、上位又
は下位１バイトのみ書き込むこともでき、これらの区別
はゾーン線９により行う。−例として第２図にその動作
ロジックを示す。通常のデータ読み出しはゾーン線９を
〔１・１〕としメモリ２から２バイト読み出す。このと
きＥＣＣ回路４により、メモリ２から読み出したデータ
のエラーチエツクを行ない、修正可能なエラーならば修
正し、ＣＰＵＩに返す。このときのシンドロームをＥＣ
Ｃ回路４内のレジスタに保持する。このレジスタからシ
ンドロームを読む場合、ゾーン線９を〔０・０〕にして
モード切替えを行い読みしサイクルを実行することによ
り、メモリコントローラ４はＥＣＣ回路４内のレジスタ
に保持されているシンドロームをＣＰＵ１に出力する。
このようにして、専用信号線を増設することなく通常あ
るゾーン線を利用してシンドロームの読出しが可能とな
る。
るゾーン線を利用してシンドロームの読出しが可能とな
る。
本発明は上記実施例に限らず種々の変形が可能であるこ
とはいうまでもない。
とはいうまでもない。
以上述べたように、本発明によれば、メモリコントロー
ラ内のＥＣＣ回路に保持されたシンドロームを専用兎の
信号線を増設することなく、ゾーン線を利用して読出す
ことができる。これにより、ＥＣＣ機能を保持したまま
ハードウェアの構成の簡素化が達成できる。
ラ内のＥＣＣ回路に保持されたシンドロームを専用兎の
信号線を増設することなく、ゾーン線を利用して読出す
ことができる。これにより、ＥＣＣ機能を保持したまま
ハードウェアの構成の簡素化が達成できる。
第１図は本発明に係るメモリ制御方式の実施例を示すブ
ロック図、第２図は同メモリ制御方式の動作説明図であ
る。 １・・・ＣＰＵ、２・・・メモリ、３・・・メモリコン
トローラ、４・・・ＥＣＣ回路、９・・・ゾーン線。 出願人代理人 佐 藤 −雄
ロック図、第２図は同メモリ制御方式の動作説明図であ
る。 １・・・ＣＰＵ、２・・・メモリ、３・・・メモリコン
トローラ、４・・・ＥＣＣ回路、９・・・ゾーン線。 出願人代理人 佐 藤 −雄
Claims (1)
- 少なくとも書込みデータの書込み部分を示すゾーン信号
を送るゾーン線を含む信号線を介して中央処理装置に接
続され、この中央処理装置からの指令によりメモリに対
してデータの書込みまたは読出しを行う、エラー訂正コ
ード回路を有するメモリコントローラによるメモリ制御
方式において、前記エラー訂正コード回路はデータに含
まれるエラーを修正したときの状態データを保持するレ
ジスタを備え、この状態データの読出し時に前記ゾーン
線のモードを通常のデータ書込み時とは異なるモードに
切替えて当該状態データの読出しを行うことを特徴とす
るメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019336A JPH01195558A (ja) | 1988-01-29 | 1988-01-29 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019336A JPH01195558A (ja) | 1988-01-29 | 1988-01-29 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01195558A true JPH01195558A (ja) | 1989-08-07 |
Family
ID=11996562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63019336A Pending JPH01195558A (ja) | 1988-01-29 | 1988-01-29 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01195558A (ja) |
-
1988
- 1988-01-29 JP JP63019336A patent/JPH01195558A/ja active Pending
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