JPS5920200B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5920200B2 JPS5920200B2 JP54069919A JP6991979A JPS5920200B2 JP S5920200 B2 JPS5920200 B2 JP S5920200B2 JP 54069919 A JP54069919 A JP 54069919A JP 6991979 A JP6991979 A JP 6991979A JP S5920200 B2 JPS5920200 B2 JP S5920200B2
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- Japan
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- signal
- error
- storage device
- host device
- check
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は記憶装置に関し、特にエラー検出時の処理の改
良に関する。
良に関する。
第１図に示すように、一般に記憶装置２は上位装置（一
般に処理装置）１からの起動信号３によつて記憶サイク
ルを起動し、応答信号４を上位装置１に返送する。
般に処理装置）１からの起動信号３によつて記憶サイク
ルを起動し、応答信号４を上位装置１に返送する。
この応答信号５の受付けで、上位装置１は次の起動信号
を送出する準備を始める。また記憶装置２は、記憶サイ
クルの間にいくつかのチェックタイミングでエラーチェ
ックを実行する。例えば、最初のチェックタイミングで
上位装置からのアドレスのパリ子イチエツクが行われ、
次のチェックタイミングで書込み、読出しの信号等のイ
ンタフェース信号の存在の有無によりあるいはパリテイ
等によりチェックを行う。そしてエラーが検出された時
はエラー報告信号５によつて上位装置１にエラーを報告
する。上に述べた各信号のタイミング関係は、従来、第
２図に示す如くであつた。
を送出する準備を始める。また記憶装置２は、記憶サイ
クルの間にいくつかのチェックタイミングでエラーチェ
ックを実行する。例えば、最初のチェックタイミングで
上位装置からのアドレスのパリ子イチエツクが行われ、
次のチェックタイミングで書込み、読出しの信号等のイ
ンタフェース信号の存在の有無によりあるいはパリテイ
等によりチェックを行う。そしてエラーが検出された時
はエラー報告信号５によつて上位装置１にエラーを報告
する。上に述べた各信号のタイミング関係は、従来、第
２図に示す如くであつた。
同図において、ａは起動信号３、ｂは応答信号４、ｃは
記憶サイクル時間、ｄはチェックタイミング、ｅはエラ
ー報告信号５を示す。図示のように、チエツクタイミン
グイ〜二のいずれのチェックでエラーが検出されても、
そのエラー報告信号５は記憶サイクルの終了直後に出さ
れる。したがつて上位装置１は、応答信号４が立下つて
もエラー報告信号５が出されるか否かを調べるために次
の起動信号３を直ちに送出することはできず、多少の余
裕時間を経過してから次の起動信号を送出する必要があ
る。かくして、起動信号３の発生間隔は記憶装置２の最
小記憶サイクル時間よりも大きくならざるを得ず、記憶
装置の本来有する性能を最大限に利用できない。
記憶サイクル時間、ｄはチェックタイミング、ｅはエラ
ー報告信号５を示す。図示のように、チエツクタイミン
グイ〜二のいずれのチェックでエラーが検出されても、
そのエラー報告信号５は記憶サイクルの終了直後に出さ
れる。したがつて上位装置１は、応答信号４が立下つて
もエラー報告信号５が出されるか否かを調べるために次
の起動信号３を直ちに送出することはできず、多少の余
裕時間を経過してから次の起動信号を送出する必要があ
る。かくして、起動信号３の発生間隔は記憶装置２の最
小記憶サイクル時間よりも大きくならざるを得ず、記憶
装置の本来有する性能を最大限に利用できない。
本発明の目的は、叙上の如きエラー報告のために起動信
号の時間間隔が大きくなることのないようにした記憶装
置を提供することにある。
号の時間間隔が大きくなることのないようにした記憶装
置を提供することにある。
しかして本発明による記憶装置では、早い時期のチェッ
クタイミングにおいてエラーが検出された場合はエラー
報告信号によつて上位装置にエラーを報告し、次の起動
信号の発生を停止させ、遅い時期のチェックタイミング
でエラーが検出された場合はエラー報告信号は出さず装
置内において上位装置からの次の起動信号の受付けを禁
止する。
クタイミングにおいてエラーが検出された場合はエラー
報告信号によつて上位装置にエラーを報告し、次の起動
信号の発生を停止させ、遅い時期のチェックタイミング
でエラーが検出された場合はエラー報告信号は出さず装
置内において上位装置からの次の起動信号の受付けを禁
止する。
以下、本発明の一実施例を第３図および第４図によつて
説明する。第３図は本発明による記憶装置の一部を示す
論理回路であり、本発明に直接関係しない部分は省略し
てある。
説明する。第３図は本発明による記憶装置の一部を示す
論理回路であり、本発明に直接関係しない部分は省略し
てある。
記憶装置２内のゲー口０は上位装置１からの起動信号３
を取込むゲート、ゲート１１は上位装置１へ応答信号４
を送出するゲート、ゲート１２は上位装置へエラー報告
信号５を送出するゲートである。また１４〜１７はそれ
ぞれチエツクタイミングイ〜二（第４図参照）でエラー
が検出された時にセツトされるフリツプフロツプであり
、これらフリツプフロツプ１４〜１７はゲート１３を介
して上位装置１から受信するリセツト信号６でりセツト
される。各フリツプフロツプ１４〜１７のデータ入力端
子Ｄには線２５〜２８を介して記憶装置内の各部のチエ
ツク回路（図示せず）からのエラー検出信号が与えられ
ており、チエツクタイミング信号イ，口，ハ，二が与え
られた時の線２５〜２８の状態（″０″であれば″０１
に、゛ビであれば″Ｆ”）にされる。これは上位からり
セツト信号６が与えられるまで保持される。フリツプフ
ロツプ１４，１５の出力はゲート１８でオアされてゲー
口２に供給され、またフリツプフロツプ１６，１７の出
力はゲート１９でオアされてゲート１０に供給される。
上位装置１において、２０は起動信号３をセツトするフ
リツプフロツプであり、このフリツプフロツプの出力が
ゲート２１を介して起動信号３として記憶装置に送られ
る。２２は記憶装置２からの応答信号４を受けるゲート
、２３は記憶装置２にりセツト信号６を送出するゲート
、５は記憶装置２からのエラー報告信号５を受けてフリ
ツプフロツプ２０をりセツトするゲートである。
を取込むゲート、ゲート１１は上位装置１へ応答信号４
を送出するゲート、ゲート１２は上位装置へエラー報告
信号５を送出するゲートである。また１４〜１７はそれ
ぞれチエツクタイミングイ〜二（第４図参照）でエラー
が検出された時にセツトされるフリツプフロツプであり
、これらフリツプフロツプ１４〜１７はゲート１３を介
して上位装置１から受信するリセツト信号６でりセツト
される。各フリツプフロツプ１４〜１７のデータ入力端
子Ｄには線２５〜２８を介して記憶装置内の各部のチエ
ツク回路（図示せず）からのエラー検出信号が与えられ
ており、チエツクタイミング信号イ，口，ハ，二が与え
られた時の線２５〜２８の状態（″０″であれば″０１
に、゛ビであれば″Ｆ”）にされる。これは上位からり
セツト信号６が与えられるまで保持される。フリツプフ
ロツプ１４，１５の出力はゲート１８でオアされてゲー
口２に供給され、またフリツプフロツプ１６，１７の出
力はゲート１９でオアされてゲート１０に供給される。
上位装置１において、２０は起動信号３をセツトするフ
リツプフロツプであり、このフリツプフロツプの出力が
ゲート２１を介して起動信号３として記憶装置に送られ
る。２２は記憶装置２からの応答信号４を受けるゲート
、２３は記憶装置２にりセツト信号６を送出するゲート
、５は記憶装置２からのエラー報告信号５を受けてフリ
ツプフロツプ２０をりセツトするゲートである。
第４図のタイミングチヤートにしたがつて本実施例の動
作を説明する。
作を説明する。
尚．第４図においてａは起動信号３、ｂは応答信号４、
ｃは記憶サイクル時間．ｄはチエツクタイミング．ｅは
エラー報告信号である。フリツプフロツプ２０がセツト
されて起動信号３が出されると、この起動信号３はゲー
ト１０を通じて受付けられ記憶サイクルが開始する。
ｃは記憶サイクル時間．ｄはチエツクタイミング．ｅは
エラー報告信号である。フリツプフロツプ２０がセツト
されて起動信号３が出されると、この起動信号３はゲー
ト１０を通じて受付けられ記憶サイクルが開始する。
同時にエラー検出回路（図示せず）によるエラーチエ４
［ツクが開始される。
［ツクが開始される。
またゲート１１を通じて応答信号４が出される。フリツ
プフロツプ１４〜１７は全て予めりセツトされているが
、早い時期のチエツクタイミングイまたは口でエラーが
検出されるとフリツプフロツプ１４または１５がセツト
され、また遅い時期のチエツクタイミングハまたは二で
エラーが検出されるとフリツプフロツプ１６または１７
がセツトされる。フリツプフロツプ１４または１５がセ
ツトされると、エラー報告信号５が立上り６上位装置１
のフリツプフロツプ２０がりセツトされ、次の起動信号
の発生が禁止される。フリツプフロツプ２０はりセツト
優先形のフリツプフ田ソプであり、エラー報告信号５が
”１”の間、フリツプフロツプ２０は起動信号がセツト
入力に与えられてもセツトされない。チエツクタイミン
グイ，口の時期にエラーが検出され、それを上位装置に
送つても、まだ上位装置が次の記憶サイクルのための起
動信号を発行する前であり、上位装置内で次の起動信号
の発行を抑止することができる。フリツプフロツプ１６
または１７がセツトされると、その出力によりゲート１
０が抑止され、後続の起動信号の受付けが禁止される。
つまり、次の起動信号の発生を禁止可能な早い時期のチ
エツクタイミングイ，口でエラーが検出された時はエラ
ー報告信号によつて上位装置にエラーを報告する。他方
、上位装置に対して次の起動信号の発生を停止させるに
は時間的余裕のない遅い時期のチエツクタイミングハ，
二でエラーが検出された時は６エラー報告はせず、記憶
装置側で次の起動信号の受付けを禁止する（破線で示し
てある）。この場合、応答信号４が出ないので上位装置
１はエラー検出を認識できる。以上に述べたことから明
らかなように、本発明の記憶装置は、記憶サイクルの終
了後にエラー報告のための余裕時間を介在することなく
ほぼ直ちに次の記憶サイクルの起動信号を受付けられる
。
プフロツプ１４〜１７は全て予めりセツトされているが
、早い時期のチエツクタイミングイまたは口でエラーが
検出されるとフリツプフロツプ１４または１５がセツト
され、また遅い時期のチエツクタイミングハまたは二で
エラーが検出されるとフリツプフロツプ１６または１７
がセツトされる。フリツプフロツプ１４または１５がセ
ツトされると、エラー報告信号５が立上り６上位装置１
のフリツプフロツプ２０がりセツトされ、次の起動信号
の発生が禁止される。フリツプフロツプ２０はりセツト
優先形のフリツプフ田ソプであり、エラー報告信号５が
”１”の間、フリツプフロツプ２０は起動信号がセツト
入力に与えられてもセツトされない。チエツクタイミン
グイ，口の時期にエラーが検出され、それを上位装置に
送つても、まだ上位装置が次の記憶サイクルのための起
動信号を発行する前であり、上位装置内で次の起動信号
の発行を抑止することができる。フリツプフロツプ１６
または１７がセツトされると、その出力によりゲート１
０が抑止され、後続の起動信号の受付けが禁止される。
つまり、次の起動信号の発生を禁止可能な早い時期のチ
エツクタイミングイ，口でエラーが検出された時はエラ
ー報告信号によつて上位装置にエラーを報告する。他方
、上位装置に対して次の起動信号の発生を停止させるに
は時間的余裕のない遅い時期のチエツクタイミングハ，
二でエラーが検出された時は６エラー報告はせず、記憶
装置側で次の起動信号の受付けを禁止する（破線で示し
てある）。この場合、応答信号４が出ないので上位装置
１はエラー検出を認識できる。以上に述べたことから明
らかなように、本発明の記憶装置は、記憶サイクルの終
了後にエラー報告のための余裕時間を介在することなく
ほぼ直ちに次の記憶サイクルの起動信号を受付けられる
。
つまり上位装置からの起動信号の時間間隔を短縮できる
。したがつて、従来に比較して記憶装置をそれ本来の最
小の記憶サイクル時間で起動でき、記憶装置の性能を最
大限に利用できる。
。したがつて、従来に比較して記憶装置をそれ本来の最
小の記憶サイクル時間で起動でき、記憶装置の性能を最
大限に利用できる。
第１図は上位装置と記憶装置との接続の概略説明図、第
２図は従来の記憶装置の動作タイミングを説明するため
のタイミングチヤート、第３図は本発明による記憶装置
の一実帷例の要部を示す論理回路図、第４図は同実施例
の動作タイミングを説明するためのタイミングチヤート
である。 １・・・・・・上位装置、２・・・・・・記憶装置、３
・・・・・・起動信号、４・・・・・・応答信号、５・
・・・・・エラー報告信号、４〜１７・・・・・・フリ
ツプフ６・・・・・・りセツト信号、１０ツプ。
２図は従来の記憶装置の動作タイミングを説明するため
のタイミングチヤート、第３図は本発明による記憶装置
の一実帷例の要部を示す論理回路図、第４図は同実施例
の動作タイミングを説明するためのタイミングチヤート
である。 １・・・・・・上位装置、２・・・・・・記憶装置、３
・・・・・・起動信号、４・・・・・・応答信号、５・
・・・・・エラー報告信号、４〜１７・・・・・・フリ
ツプフ６・・・・・・りセツト信号、１０ツプ。
Claims (1)
- １ 上位装置から起動信号で記憶サイクルを起動すると
ともにいくつかの異なつたチェックタイミングでエラー
チェックを行なう構成の記憶装置において、各チェック
タイミングで検出されたエラーを保持する手段（例えば
１４〜１７）と、早期のチェックタイミングで検出され
た上記保持手段の出力に基づいて、上位装置で発行され
る次の記憶サイクルに対する上記起動信号を抑止するよ
うエラー報告信号を上位装置に対して送出する回路手段
（例えば１２、１８）と、上記の早期チェックタイミン
グより遅れたチェックタイミングで検出された上記保持
手段の出力に基づいて上位装置から送らてきた次の起動
信号の受付けを禁止する回路手段（例えば１０、１９）
とを有することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54069919A JPS5920200B2 (ja) | 1979-06-06 | 1979-06-06 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54069919A JPS5920200B2 (ja) | 1979-06-06 | 1979-06-06 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55163695A JPS55163695A (en) | 1980-12-19 |
| JPS5920200B2 true JPS5920200B2 (ja) | 1984-05-11 |
Family
ID=13416570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54069919A Expired JPS5920200B2 (ja) | 1979-06-06 | 1979-06-06 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920200B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11085851B2 (en) | 2017-06-20 | 2021-08-10 | Meidensha Corporation | Method for calculating estimation value of mechanical characteristic parameter |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0259843A (ja) * | 1988-08-26 | 1990-02-28 | Nec Corp | 記憶装置 |
-
1979
- 1979-06-06 JP JP54069919A patent/JPS5920200B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11085851B2 (en) | 2017-06-20 | 2021-08-10 | Meidensha Corporation | Method for calculating estimation value of mechanical characteristic parameter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55163695A (en) | 1980-12-19 |
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