JP2701386B2 - キャッシュメモリコントローラ - Google Patents
キャッシュメモリコントローラInfo
- Publication number
- JP2701386B2 JP2701386B2 JP63306383A JP30638388A JP2701386B2 JP 2701386 B2 JP2701386 B2 JP 2701386B2 JP 63306383 A JP63306383 A JP 63306383A JP 30638388 A JP30638388 A JP 30638388A JP 2701386 B2 JP2701386 B2 JP 2701386B2
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- cache
- access
- memory
- standby
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサに接続する、キャッシ
ュメモリ制御用の集積回路に関し、特に消費電力を減少
させる機能を有するキャッシュメモリ制御用の集積回路
に関する。
ュメモリ制御用の集積回路に関し、特に消費電力を減少
させる機能を有するキャッシュメモリ制御用の集積回路
に関する。
マイクロプロセッサ（以下、MPUと記す）からのアク
セスには、主記憶，周辺記憶領域，周辺装置などに対す
るアクセスがある。さらに記憶領域に対するアクセスに
は、命令コード・フェッチとデータコード・フェッチの
２種類がある。
セスには、主記憶，周辺記憶領域，周辺装置などに対す
るアクセスがある。さらに記憶領域に対するアクセスに
は、命令コード・フェッチとデータコード・フェッチの
２種類がある。
通常キャッシュメモリを使用する場合、その特性を最
大限に引出すため、キャッシュメモリを使用するシステ
ム全体のハードウェア／ソフトウェアに関する特性を十
分考慮に入れて、キャッシュメモリの構成を決定する。
大限に引出すため、キャッシュメモリを使用するシステ
ム全体のハードウェア／ソフトウェアに関する特性を十
分考慮に入れて、キャッシュメモリの構成を決定する。
キャッシュメモリを構成する場合、MPUからの種々の
アクセスに対し、どのデータをキャッシュメモリに記憶
するかを予め決定しておく必要がある。例えば、命令キ
ャッシュを構成する場合、MPUから命令コード・フェッ
チのアクセス要求があったときだけキャッシュメモリを
動作する。この場合アクセス要求のあった命令コードは
キャッシュメモリ内にマッピングされる。反対に、それ
以外のアクセスが発生してもキャッシュメモリは動作せ
ず、このアクセスによって得られるデータはキャッシュ
メモリ内にマッピングされない。
アクセスに対し、どのデータをキャッシュメモリに記憶
するかを予め決定しておく必要がある。例えば、命令キ
ャッシュを構成する場合、MPUから命令コード・フェッ
チのアクセス要求があったときだけキャッシュメモリを
動作する。この場合アクセス要求のあった命令コードは
キャッシュメモリ内にマッピングされる。反対に、それ
以外のアクセスが発生してもキャッシュメモリは動作せ
ず、このアクセスによって得られるデータはキャッシュ
メモリ内にマッピングされない。
このようにキャッシュメモリが動作しないアクセスを
キャッシュ・バイパス・アクセスと呼ぶ。MPUからのア
クセスがキャッシュ・バイパス・アクセスであった場合
は、キャッシュメモリのほとんどの機能は動作しない。
例えば、キャッシュメモリ内のアドレス・タグ値を記憶
するメモリ部や、アドレス・タグ値を比較する比較器な
どは、キャッシュ・バイパス・アクセス時には動作する
必要はない。
キャッシュ・バイパス・アクセスと呼ぶ。MPUからのア
クセスがキャッシュ・バイパス・アクセスであった場合
は、キャッシュメモリのほとんどの機能は動作しない。
例えば、キャッシュメモリ内のアドレス・タグ値を記憶
するメモリ部や、アドレス・タグ値を比較する比較器な
どは、キャッシュ・バイパス・アクセス時には動作する
必要はない。
MPUの発行するアクセスの内、キャッシュ・バイパス
・アクセスの占める割合は、システム上で動作するアプ
リケーションプログラムや、キャッシュメモリの構成方
法によって大きく違ってくる。特に周辺装置に関するア
クセスが頻繁に行なわれるプログラムや、キャッシュ・
メモリを機能させる記憶領域（キャッシュング領域）が
狭い場合、キャッシュ・バイパス・アクセスの占める割
合は高くなる。
・アクセスの占める割合は、システム上で動作するアプ
リケーションプログラムや、キャッシュメモリの構成方
法によって大きく違ってくる。特に周辺装置に関するア
クセスが頻繁に行なわれるプログラムや、キャッシュ・
メモリを機能させる記憶領域（キャッシュング領域）が
狭い場合、キャッシュ・バイパス・アクセスの占める割
合は高くなる。
MPUからのアクセスの内、キャッシュ・バイパス・ア
クセスの発生頻度が高いシステムの場合、キャッシュメ
モリが実際に動作する割合は低く、非動作期間にキャッ
シュメモリが消費する電力が無駄になるという欠点を有
する。
クセスの発生頻度が高いシステムの場合、キャッシュメ
モリが実際に動作する割合は低く、非動作期間にキャッ
シュメモリが消費する電力が無駄になるという欠点を有
する。
マイクロプロセッサに接続される、キャッシュメモリ
制御用集積回路において、キャッシュ動作再開に必要な
最小限の機能を除く全ての機能を一時的に停止させる機
能、キャッシュ・バイパス・アクセスが生じたことを検
出する機能、及び前記機能停止の状態を示す信号を出力
する端子手段を有し、前記キャッシュ・バイパス・アク
セスが生じた場合、一部の機能が停止することにより、
消費電力が減少することを特徴とする。
制御用集積回路において、キャッシュ動作再開に必要な
最小限の機能を除く全ての機能を一時的に停止させる機
能、キャッシュ・バイパス・アクセスが生じたことを検
出する機能、及び前記機能停止の状態を示す信号を出力
する端子手段を有し、前記キャッシュ・バイパス・アク
セスが生じた場合、一部の機能が停止することにより、
消費電力が減少することを特徴とする。
以下に本発明の構成ならびに動作について、図面を参
照して詳細に説明する。
照して詳細に説明する。
第１図は本実施例におけるシステム構成を表す。
第１図において、マイクロプロセッサ101は、キャッ
シュメモリを使用するかどうかを示す信号を出力する。
キャッシュメモリ制御装置102は、キャッシュメモリ・
システムを構成するために、種々の制御信号を入出力す
る。データメモリ・バンク103はキャッシュ・データを
記憶する。
シュメモリを使用するかどうかを示す信号を出力する。
キャッシュメモリ制御装置102は、キャッシュメモリ・
システムを構成するために、種々の制御信号を入出力す
る。データメモリ・バンク103はキャッシュ・データを
記憶する。
データ・メモリ・バンク103は４個のメモリ・バンク
からなり、それぞれ同じアドレスをマイクロプロセッサ
101より入力する。キャッシュメモリ制御装置102はデー
タ・メモリ・バンク103内の４個のメモリ・バンクそれ
ぞれにストローブ信号を出力し、対応するメモリ・バン
ク103とデータバスの間でデータの入出力が行なわれ
る。
からなり、それぞれ同じアドレスをマイクロプロセッサ
101より入力する。キャッシュメモリ制御装置102はデー
タ・メモリ・バンク103内の４個のメモリ・バンクそれ
ぞれにストローブ信号を出力し、対応するメモリ・バン
ク103とデータバスの間でデータの入出力が行なわれ
る。
キャッシュメモリ制御装置102は、マイクロプロセッ
サ101からの制御信号を入力し、マイクロプロセッサ101
からのアクセスがキャッシュ・バイパス・アクセスであ
ることを判断すると共に、スタンバイ信号を出力する。
スタンバイ信号はキャッシュメモリ制御装置102がスタ
ンバイ状態にあることを示す。データメモリ・バンク10
3はスタンバイ信号を入力し、スタンバイ状態になる。
サ101からの制御信号を入力し、マイクロプロセッサ101
からのアクセスがキャッシュ・バイパス・アクセスであ
ることを判断すると共に、スタンバイ信号を出力する。
スタンバイ信号はキャッシュメモリ制御装置102がスタ
ンバイ状態にあることを示す。データメモリ・バンク10
3はスタンバイ信号を入力し、スタンバイ状態になる。
データメモリ・バンク103は高速にアクセスするた
め、内部のメモリセルは常に読み出しの状態にしてあ
る。キャッシュメモリ制御装置102からストローブ信号
を入力すると、読み出されているデータをデータバスに
出力する。データメモリ・バンク103がスタンバイ状態
になると、読み出しを停止し停電力状態になる。
め、内部のメモリセルは常に読み出しの状態にしてあ
る。キャッシュメモリ制御装置102からストローブ信号
を入力すると、読み出されているデータをデータバスに
出力する。データメモリ・バンク103がスタンバイ状態
になると、読み出しを停止し停電力状態になる。
第２図は、第１図におけるキャッシュメモリ制御回路
102の一部分を示す。スタンバイ信号生成器201はスタン
バイ信号を出力する。バリッドビッド・メモリ202はキ
ャッシュメモリ内のバリッドビットを記憶する。アドレ
スタグ・メモリ203はアドレスタグ値を記憶する。比較
器204はアドレスタグ値を比較する。
102の一部分を示す。スタンバイ信号生成器201はスタン
バイ信号を出力する。バリッドビッド・メモリ202はキ
ャッシュメモリ内のバリッドビットを記憶する。アドレ
スタグ・メモリ203はアドレスタグ値を記憶する。比較
器204はアドレスタグ値を比較する。
出力端子205はスタンバイ信号を出力する。
バリッドビット・メモリ202,アドレスタグ・メモリ20
3,比較器204はスタンバイ信号を入力すると、それぞれ
の機能を停止させ、消費電力が減少するスタンバイ状態
になる。特にアドレスタグ・メモリ203はスタンバイ状
態になっても記憶している内容は変化しない。
3,比較器204はスタンバイ信号を入力すると、それぞれ
の機能を停止させ、消費電力が減少するスタンバイ状態
になる。特にアドレスタグ・メモリ203はスタンバイ状
態になっても記憶している内容は変化しない。
スタンバイ機能を有しているそれぞれの機能単位はス
タンバイ状態になっても、キャッシュメモリ制御装置10
2内のそれ以外の部分に影響を与えない。スタンバイ信
号生成器101は、キャッシュ状態信号とキャッシュ，チ
ップセレクト信号からスタンバイ信号を生成する。キャ
ッシュ状態信号はキャッシュメモリが使用状態にあるか
どうかを示す信号である。マイクロプロセッサからキャ
ッシュメモリに対するアクセス、及びキャッシュメモリ
から外部装置に対するアクセスが行なわれていない状態
を示す。
タンバイ状態になっても、キャッシュメモリ制御装置10
2内のそれ以外の部分に影響を与えない。スタンバイ信
号生成器101は、キャッシュ状態信号とキャッシュ，チ
ップセレクト信号からスタンバイ信号を生成する。キャ
ッシュ状態信号はキャッシュメモリが使用状態にあるか
どうかを示す信号である。マイクロプロセッサからキャ
ッシュメモリに対するアクセス、及びキャッシュメモリ
から外部装置に対するアクセスが行なわれていない状態
を示す。
一般にキャッシュメモリを使用するシステムにおい
て、マイクロプロセッサからのアクセスがキャッシュバ
イパスアクセスである場合は、キャッシュメモリ制御装
置102のチップセレクト信号をインアクティブにするこ
とにより通知する。スタンバイ信号生成器101は、チッ
プセレクト信号がインアクティブであり、同時にキャッ
シュ状態信号により、キャッシュメモリ制御装置102が
使用状態にないことを検出すると、スタンバイ信号を出
力する。スタンバイ信号は出力端子205を通して、キャ
ッシュメモリ制御装置102の外部へ出力される。
て、マイクロプロセッサからのアクセスがキャッシュバ
イパスアクセスである場合は、キャッシュメモリ制御装
置102のチップセレクト信号をインアクティブにするこ
とにより通知する。スタンバイ信号生成器101は、チッ
プセレクト信号がインアクティブであり、同時にキャッ
シュ状態信号により、キャッシュメモリ制御装置102が
使用状態にないことを検出すると、スタンバイ信号を出
力する。スタンバイ信号は出力端子205を通して、キャ
ッシュメモリ制御装置102の外部へ出力される。
これら一連の動作によりキャッシュバイパスアクセス
時では、キャッシュメモリ制御装置102が動作していな
い限り、スタンバイ信号がアクティブになり、バリビッ
ト・メモリ202,アドレスタグ・メモリ203,比較器204な
どがスタンバイ状態になり、各々の機能単位における消
費電力は減少する。
時では、キャッシュメモリ制御装置102が動作していな
い限り、スタンバイ信号がアクティブになり、バリビッ
ト・メモリ202,アドレスタグ・メモリ203,比較器204な
どがスタンバイ状態になり、各々の機能単位における消
費電力は減少する。
なおスタンバイ状態を示すスタンバイ信号は、前記バ
リッドビット・メモリ202,アドレスタグ・メモリ203,比
較器204に限らず、スタンバイ機能を有する全ての機能
単位で使用することが可能である。
リッドビット・メモリ202,アドレスタグ・メモリ203,比
較器204に限らず、スタンバイ機能を有する全ての機能
単位で使用することが可能である。
次に他の実施例について説明する。上記実施例では、
スタンバイ信号生成器の入力信号がキャッシュ状態信号
とチップセレクト信号であったのに対し、本実施例で
は、さらに以下に示すコマンドレジスタからの信号を入
力する点が特徴である。
スタンバイ信号生成器の入力信号がキャッシュ状態信号
とチップセレクト信号であったのに対し、本実施例で
は、さらに以下に示すコマンドレジスタからの信号を入
力する点が特徴である。
第３図は、第１図におけるキャッシュメモリ制御回路
102の一部分を示す。スタンバイ信号生成器301は、スタ
ンバイ信号を出力する。コマンドレジスタ305はキャッ
シュメモリ制御装置102内部の状態を保持する。
102の一部分を示す。スタンバイ信号生成器301は、スタ
ンバイ信号を出力する。コマンドレジスタ305はキャッ
シュメモリ制御装置102内部の状態を保持する。
コマンドレジスタ305は、キャッシュメモリ制御装置1
02の内部状態を設定するためのレジスタである。コマン
ドレジスタ305は、キャッシュメモリ制御装置102が使用
可能であるかどうかの状態値を保持し、同時にキャッシ
ュメモリ制御装置102の外部より書換が可能なレジスタ
である。
02の内部状態を設定するためのレジスタである。コマン
ドレジスタ305は、キャッシュメモリ制御装置102が使用
可能であるかどうかの状態値を保持し、同時にキャッシ
ュメモリ制御装置102の外部より書換が可能なレジスタ
である。
本発明レジスタが何等かの要因で設定されると、キャ
ッシュメモリ制御装置102は一部のアクセスを除き、外
部からのアクセスを受け付けなくなる。この状態をディ
スエイブル状態と呼ぶ。ディスエイブル状態では、キャ
ッシュメモリ制御装置102はキャッシュ機能を実施しな
い。したがって、バリッドビット・メモリ202,アドレス
タグ・メモリ203,比較器204は動作する必要はない。
ッシュメモリ制御装置102は一部のアクセスを除き、外
部からのアクセスを受け付けなくなる。この状態をディ
スエイブル状態と呼ぶ。ディスエイブル状態では、キャ
ッシュメモリ制御装置102はキャッシュ機能を実施しな
い。したがって、バリッドビット・メモリ202,アドレス
タグ・メモリ203,比較器204は動作する必要はない。
本実施例では、前記実施例１と同様にチップセレクト
がインアクティブの場合、スタンバイ信号生成器301は
スタンバイ信号を出力する。更にスタンバイ信号生成器
301は、コマンドレジスタ305よりキャッシュメモリ制御
装置102がディスエイブル状態であるか否かの通知を受
け、ディスエイブル状態の場合においても、スタンバイ
信号を出力する。
がインアクティブの場合、スタンバイ信号生成器301は
スタンバイ信号を出力する。更にスタンバイ信号生成器
301は、コマンドレジスタ305よりキャッシュメモリ制御
装置102がディスエイブル状態であるか否かの通知を受
け、ディスエイブル状態の場合においても、スタンバイ
信号を出力する。
したがってキャッシュメモリ制御装置102はチップセ
レクト信号がインアクティブであるか、又はキャッシュ
メモリ制御装置102自体がディスエイブルの状態である
とき、スタンバイ状態になる。
レクト信号がインアクティブであるか、又はキャッシュ
メモリ制御装置102自体がディスエイブルの状態である
とき、スタンバイ状態になる。
この動作によりキャッシュメモリに関する故障などに
より、キャッシュメモリ制御装置102がディスエイブル
状態になった場合でも、キャッシュメモリ制御装置102
をスタンバイ状態にすることが可能である。
より、キャッシュメモリ制御装置102がディスエイブル
状態になった場合でも、キャッシュメモリ制御装置102
をスタンバイ状態にすることが可能である。
本発明により、キャッシュメモリ制御装置は、キャッ
シュメモリ制御装置の主要な機能を使用しないアクセス
である、キャッシュバイパスアクセスが発生したことを
検出することができる。さらに当該アクセス中は、キャ
ッシュメモリ制御装置内の、動作する必要のない機能単
位の機能を停止させて、キャッシュメモリ制御装置全体
の消費電力を減少させ、かつ機能停止状態を出力端子を
通して外部に通知することが可能である。
シュメモリ制御装置の主要な機能を使用しないアクセス
である、キャッシュバイパスアクセスが発生したことを
検出することができる。さらに当該アクセス中は、キャ
ッシュメモリ制御装置内の、動作する必要のない機能単
位の機能を停止させて、キャッシュメモリ制御装置全体
の消費電力を減少させ、かつ機能停止状態を出力端子を
通して外部に通知することが可能である。
第１図は実施例の全体構成を示す図、第２図は一実施例
の構成を示す図、第３図は他の実施例の構成を示す図で
ある。 101……マイクロプロセッサ、102……キャッシュメモリ
制御装置、103データ・メモリ・バンク、201……信号発
生器、202,203,204……メモリ、205……出力端子、301
……信号発生器、305……レジスタ。
の構成を示す図、第３図は他の実施例の構成を示す図で
ある。 101……マイクロプロセッサ、102……キャッシュメモリ
制御装置、103データ・メモリ・バンク、201……信号発
生器、202,203,204……メモリ、205……出力端子、301
……信号発生器、305……レジスタ。
Claims (1)
- 【請求項１】マイクロプロセッサに接続されるキャッシ
ュメモリ制御用集積回路において、キャッシュ動作再開
に必要な最小限の機能を除く全ての機能を一時的に停止
させる手段、キャッシュ・バイパス・アクセスが生じた
ことを検出する手段、及び前記機能停止の状態を示す信
号を出力する端子手段を有し、前記キャッシュ・バイパ
ス・アクセスが生じた場合、一部の機能が停止すること
を特徴とするキャッシュメモリコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306383A JP2701386B2 (ja) | 1988-12-02 | 1988-12-02 | キャッシュメモリコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306383A JP2701386B2 (ja) | 1988-12-02 | 1988-12-02 | キャッシュメモリコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02151950A JPH02151950A (ja) | 1990-06-11 |
| JP2701386B2 true JP2701386B2 (ja) | 1998-01-21 |
Family
ID=17956364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63306383A Expired - Lifetime JP2701386B2 (ja) | 1988-12-02 | 1988-12-02 | キャッシュメモリコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701386B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993012480A1 (en) * | 1991-12-17 | 1993-06-24 | Compaq Computer Corporation | Apparatus for reducing computer system power consumption |
| US6865684B2 (en) | 1993-12-13 | 2005-03-08 | Hewlett-Packard Development Company, L.P. | Utilization-based power management of a clocked device |
-
1988
- 1988-12-02 JP JP63306383A patent/JP2701386B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02151950A (ja) | 1990-06-11 |
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