JPH04222992A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04222992A JPH04222992A JP2406872A JP40687290A JPH04222992A JP H04222992 A JPH04222992 A JP H04222992A JP 2406872 A JP2406872 A JP 2406872A JP 40687290 A JP40687290 A JP 40687290A JP H04222992 A JPH04222992 A JP H04222992A
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- Japan
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- memory cell
- signal
- cell group
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- 238000001514 detection method Methods 0.000 description 7
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリとしてＥＰＲＯＭ
（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を有する半導体装置に関
する。
（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を有する半導体装置に関
する。
【０００２】
【従来の技術】図３は従来のＥＰＲＯＭ 及びこれに対
する書込み及び読み出し回路を示すブロック図であり、
図中１はＥＰＲＯＭ にて構成されたメモリセル群、２
，３はＮＯＴ 回路、４，５はＮＡＮＤ回路を示してい
る。チップイネーブル信号ＣＥはＮＯＴ 回路２に入力
され、その出力はＮＡＮＤ回路４，５の各一方の入力端
に入力されている。また読み出しモードを指定するアウ
トプットイネーブル信号ＯＥはＮＯＴ 回路３、並びに
ＮＡＮＤ回路４の他方の入力端に入力され、ＮＯＴ 回
路３の出力はＮＡＮＤ回路５の他方の入力端に入力され
ている。ＮＡＮＤ回路４の出力は書込み信号ＷＲとして
、またＮＡＮＤ回路５の出力は読み出し信号ＲＤとして
夫々メモリセル群１に入力されるようになっている。メ
モリセル群１に入力する信号は、例えばアクティブロー
（ａｃｔｉｖｅｌｏｗ）とすると、書込みは書込み信号
ＷＲがローレベル「Ｌ」で、且つ読み出し信号ＲＤをハ
イレベル「Ｈ」とすることにより、一方読み出しは書込
み信号ＷＲがハイレベル「Ｈ」で、且つ読み出し信号Ｒ
Ｄをローレベル「Ｌ」とすることにより行われる。
する書込み及び読み出し回路を示すブロック図であり、
図中１はＥＰＲＯＭ にて構成されたメモリセル群、２
，３はＮＯＴ 回路、４，５はＮＡＮＤ回路を示してい
る。チップイネーブル信号ＣＥはＮＯＴ 回路２に入力
され、その出力はＮＡＮＤ回路４，５の各一方の入力端
に入力されている。また読み出しモードを指定するアウ
トプットイネーブル信号ＯＥはＮＯＴ 回路３、並びに
ＮＡＮＤ回路４の他方の入力端に入力され、ＮＯＴ 回
路３の出力はＮＡＮＤ回路５の他方の入力端に入力され
ている。ＮＡＮＤ回路４の出力は書込み信号ＷＲとして
、またＮＡＮＤ回路５の出力は読み出し信号ＲＤとして
夫々メモリセル群１に入力されるようになっている。メ
モリセル群１に入力する信号は、例えばアクティブロー
（ａｃｔｉｖｅｌｏｗ）とすると、書込みは書込み信号
ＷＲがローレベル「Ｌ」で、且つ読み出し信号ＲＤをハ
イレベル「Ｈ」とすることにより、一方読み出しは書込
み信号ＷＲがハイレベル「Ｈ」で、且つ読み出し信号Ｒ
Ｄをローレベル「Ｌ」とすることにより行われる。
【０００３】また、メモリセル群１には、電源電圧ＶＣ
Ｃ及び書込み時にはメモリセル群１への書込みを行うに
必要な電圧、所謂書込み電圧ＶＰＰが夫々印加されるよ
うになっている。６はアドレスバスＡＢ、７はデータバ
スＤＢである。このようなＥＰＲＯＭ で構成されたメ
モリセル群１に対する書込み、読み出し動作について説
明する。メモリセル群１に対する書込み操作はメモリセ
ル群１に電源電圧ＶＣＣ及び書込み電圧ＶＰＰを印加し
、書込みを行うべきメモリセル群１のアドレスをアドレ
スバス６に、また書込むべきデータをデータバス７に入
力する。チップイネーブル信号ＣＥをローレベル「Ｌ」
，またアウトプットイネーブル信号ＯＥをハイレベル「
Ｈ」とすることにより、書込み信号ＷＲがローレベル「
Ｌ」、また読み出し信号ＲＤがハイレベル「Ｈ」となっ
て書込みが行われる。
Ｃ及び書込み時にはメモリセル群１への書込みを行うに
必要な電圧、所謂書込み電圧ＶＰＰが夫々印加されるよ
うになっている。６はアドレスバスＡＢ、７はデータバ
スＤＢである。このようなＥＰＲＯＭ で構成されたメ
モリセル群１に対する書込み、読み出し動作について説
明する。メモリセル群１に対する書込み操作はメモリセ
ル群１に電源電圧ＶＣＣ及び書込み電圧ＶＰＰを印加し
、書込みを行うべきメモリセル群１のアドレスをアドレ
スバス６に、また書込むべきデータをデータバス７に入
力する。チップイネーブル信号ＣＥをローレベル「Ｌ」
，またアウトプットイネーブル信号ＯＥをハイレベル「
Ｈ」とすることにより、書込み信号ＷＲがローレベル「
Ｌ」、また読み出し信号ＲＤがハイレベル「Ｈ」となっ
て書込みが行われる。
【０００４】一方、メモリセル群１からの読み出し操作
はメモリセル群１に電源電圧ＶＣＣを供給し、読み出し
を行うべきメモリアドレスをアドレスバス６に入力し、
チップイネーブル信号ＣＥ，アウトプットイネーブル信
号ＯＥを共にローレベル「Ｌ」とすると、書込み信号Ｗ
Ｒがハイレベル「Ｈ」、読み出し信号ＲＤがローレベル
「Ｌ」となりデータバス７を通じて指定したアドレスの
データが出力される。
はメモリセル群１に電源電圧ＶＣＣを供給し、読み出し
を行うべきメモリアドレスをアドレスバス６に入力し、
チップイネーブル信号ＣＥ，アウトプットイネーブル信
号ＯＥを共にローレベル「Ｌ」とすると、書込み信号Ｗ
Ｒがハイレベル「Ｈ」、読み出し信号ＲＤがローレベル
「Ｌ」となりデータバス７を通じて指定したアドレスの
データが出力される。
【０００５】
【発明が解決しようとする課題】ところで一般に書込み
電圧ＶＰＰは電源電圧ＶＣＣより大きいが、ＥＰＲＯＭ
で構成されるメモリセル群１のパターンの微細化に伴
って電源電圧，書込み電圧共に低電圧化する傾向にある
ため、電源電圧と書込み電圧との電圧差も小さくなり、
誤動作により書込みが行われる可能性があるという問題
があった。 本発明はかかる事情に鑑みなされたものであって、その
目的とするところは電源電圧と書込み電圧との電圧差が
小さくなることにより生じる誤動作を防止し得るように
した半導体装置を提供するにある。
電圧ＶＰＰは電源電圧ＶＣＣより大きいが、ＥＰＲＯＭ
で構成されるメモリセル群１のパターンの微細化に伴
って電源電圧，書込み電圧共に低電圧化する傾向にある
ため、電源電圧と書込み電圧との電圧差も小さくなり、
誤動作により書込みが行われる可能性があるという問題
があった。 本発明はかかる事情に鑑みなされたものであって、その
目的とするところは電源電圧と書込み電圧との電圧差が
小さくなることにより生じる誤動作を防止し得るように
した半導体装置を提供するにある。
【０００６】
【課題を解決するための手段】本発明に斯かる半導体装
置はメモリにおける書込み電圧を印加すべき入力端子に
、書込み電圧よりも十分高い電圧が印加されたときのみ
これを書込み電圧に降下して前記入力端子に印加する書
込み制御回路を設ける。
置はメモリにおける書込み電圧を印加すべき入力端子に
、書込み電圧よりも十分高い電圧が印加されたときのみ
これを書込み電圧に降下して前記入力端子に印加する書
込み制御回路を設ける。
【０００７】
【作用】本発明にあってはこれによって、書込み電圧が
所定の高電圧に達しているか否かが検出され、所定の高
電圧に達しているときのみ書込み操作が行えることとな
り、ノイズ等による誤動作が防止される。
所定の高電圧に達しているか否かが検出され、所定の高
電圧に達しているときのみ書込み操作が行えることとな
り、ノイズ等による誤動作が防止される。
【０００８】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１は本発明に係る半導体装置のＥ
ＰＲＯＭ 及びこれに対する書込み、読み出し回路を示
すブロック図であり、図中１はＥＰＲＯＭ で構成され
たメモリセル群、２，３はＮＯＴ（否定） 回路、４，
５はＮＡＮＤ（否定論理積）回路を示している。チップ
イネーブル信号ＣＥはＮＯＴ 回路２へ入力され、ＮＯ
Ｔ 回路２の出力はＮＡＮＤ回路４，５の各一方の入力
端へ入力されている。一方書込みモードを指定するアウ
トプットイネーブル信号はＮＯＴ 回路３へ入力される
と共に、ＮＡＮＤ回路４の他方の入力端へ入力され、ま
たＮＯＴ 回路３の出力はＮＡＮＤ回路５の他方の入力
端に入力されている。ＮＡＮＤ回路４の出力は書込み信
号ＷＲとして、またＮＡＮＤ回路５の出力は読み出し信
号ＲＤとして、夫々メモリセル群１へ入力されるように
なっている。
具体的に説明する。図１は本発明に係る半導体装置のＥ
ＰＲＯＭ 及びこれに対する書込み、読み出し回路を示
すブロック図であり、図中１はＥＰＲＯＭ で構成され
たメモリセル群、２，３はＮＯＴ（否定） 回路、４，
５はＮＡＮＤ（否定論理積）回路を示している。チップ
イネーブル信号ＣＥはＮＯＴ 回路２へ入力され、ＮＯ
Ｔ 回路２の出力はＮＡＮＤ回路４，５の各一方の入力
端へ入力されている。一方書込みモードを指定するアウ
トプットイネーブル信号はＮＯＴ 回路３へ入力される
と共に、ＮＡＮＤ回路４の他方の入力端へ入力され、ま
たＮＯＴ 回路３の出力はＮＡＮＤ回路５の他方の入力
端に入力されている。ＮＡＮＤ回路４の出力は書込み信
号ＷＲとして、またＮＡＮＤ回路５の出力は読み出し信
号ＲＤとして、夫々メモリセル群１へ入力されるように
なっている。
【０００９】例えばアクティブローの場合、メモリセル
群１に対する信号は書込信号ＷＲがローレベル「Ｌ」、
読み出し信号ＲＤがハイレベル「Ｈ」のとき書込みが、
一方書込み信号ＷＲがハイレベル「Ｈ」、また読み出し
信号ＲＤがローレベル「Ｌ」のときに読み出しが夫々行
われる。 メモリセル群１には指定アドレスにアクセスするための
アドレスバス６、指定アドレスに書込むべきデータ及び
指定アドレスから読み出したデータを搬送するデータバ
ス７が接続され、電源電圧ＶＣＣ（例えば３Ｖ）、並び
に書込み操作時にメモリセル群１へ書込みを行うに必要
な電圧、所謂書込み電圧ＶＰＰが書込み制御回路１０を
介してメモリセル群１へ印加されるようにしてある。
群１に対する信号は書込信号ＷＲがローレベル「Ｌ」、
読み出し信号ＲＤがハイレベル「Ｈ」のとき書込みが、
一方書込み信号ＷＲがハイレベル「Ｈ」、また読み出し
信号ＲＤがローレベル「Ｌ」のときに読み出しが夫々行
われる。 メモリセル群１には指定アドレスにアクセスするための
アドレスバス６、指定アドレスに書込むべきデータ及び
指定アドレスから読み出したデータを搬送するデータバ
ス７が接続され、電源電圧ＶＣＣ（例えば３Ｖ）、並び
に書込み操作時にメモリセル群１へ書込みを行うに必要
な電圧、所謂書込み電圧ＶＰＰが書込み制御回路１０を
介してメモリセル群１へ印加されるようにしてある。
【００１０】図２は書込み制御回路１０の詳細を示すブ
ロック図であり、書込み電圧検出回路１１及び降圧制御
回路１２を備えている。この書込み電圧検出回路１１及
び降圧制御回路１２には電圧値により書込みモードか否
かを判定するための書込みモード判定電圧ＶＰＰＭが入
力されるようになっている。書込み電圧検出回路１１に
おいては電源電圧ＶＣＣよりも十分に高い設定電圧（例
えば１２．５Ｖ）が与えられており、入力された書込み
モード判定電圧ＶＰＰＭを設定電圧と比較し、書込モー
ド判定電圧ＶＰＰＭが設定電圧に達しているか否かを判
別し、書込みモード判定電圧ＶＰＰＭが設定電圧に達し
ているときは書込みモード信号Ｓを降圧制御回路１２へ
入力するようになっている。
ロック図であり、書込み電圧検出回路１１及び降圧制御
回路１２を備えている。この書込み電圧検出回路１１及
び降圧制御回路１２には電圧値により書込みモードか否
かを判定するための書込みモード判定電圧ＶＰＰＭが入
力されるようになっている。書込み電圧検出回路１１に
おいては電源電圧ＶＣＣよりも十分に高い設定電圧（例
えば１２．５Ｖ）が与えられており、入力された書込み
モード判定電圧ＶＰＰＭを設定電圧と比較し、書込モー
ド判定電圧ＶＰＰＭが設定電圧に達しているか否かを判
別し、書込みモード判定電圧ＶＰＰＭが設定電圧に達し
ているときは書込みモード信号Ｓを降圧制御回路１２へ
入力するようになっている。
【００１１】降圧制御回路１２は入力された書込みモー
ド信号Ｓがアクティブのとき、又はインアクティブのと
きの夫々に応じて書込みモード判定電圧ＶＰＰＭを降下
させて書込み電圧ＶＰＰを生成するよう構成されており
、例えば書込みモード信号Ｓがアクティブのときは書込
み電圧ＶＰＰ＝５Ｖをメモリセル群１へ印加してメモリ
セル群１への書込みを行わせ、またインアクティブのと
きは書込み電圧ＶＰＰ＝０Ｖをメモリセル群１へ印加し
てメモリセル群１への書込みを行わせないようになって
いる。
ド信号Ｓがアクティブのとき、又はインアクティブのと
きの夫々に応じて書込みモード判定電圧ＶＰＰＭを降下
させて書込み電圧ＶＰＰを生成するよう構成されており
、例えば書込みモード信号Ｓがアクティブのときは書込
み電圧ＶＰＰ＝５Ｖをメモリセル群１へ印加してメモリ
セル群１への書込みを行わせ、またインアクティブのと
きは書込み電圧ＶＰＰ＝０Ｖをメモリセル群１へ印加し
てメモリセル群１への書込みを行わせないようになって
いる。
【００１２】次にこのような本発明装置へのデータの書
込み、データの読み出し操作について説明する。データ
の書込みは、先ずメモリセル群１に電源電圧ＶＣＣ（例
えば３Ｖ）を印加し、また書込み制御回路１０の書込み
電圧検出回路１１へ設定電圧１２．５Ｖよりも高い書込
みモード判定電圧ＶＰＰＭ（例えば１３Ｖ）を印加し、
アウトプットイネーブル信号ＯＥをハイレベル「Ｈ」と
する。また書込みを行うべきアドレスをアドレスバス６
に、書込むべきデータをデータバス７へ入力する。これ
によって書込み電圧検出回路１１は書込みモード判定電
圧ＶＰＰＭが１２．５Ｖ以上であることを検出し、アク
ティブな書込みモード信号Ｓを降圧制御回路１２へ出力
する。降圧制御回路１２は印加されている書込みモード
判定電圧ＶＰＰＭを所定の書込み電圧ＶＰＰである５Ｖ
に降圧し、これをメモリセル群１へ印加する。この状態
でチップイネーブル信号ＣＥをローレベル「Ｌ」とする
ことにより書込み信号ＷＲはローレベル「Ｌ」、読み出
し信号ＲＤがハイレベル「Ｈ」となり書込みが行われる
。
込み、データの読み出し操作について説明する。データ
の書込みは、先ずメモリセル群１に電源電圧ＶＣＣ（例
えば３Ｖ）を印加し、また書込み制御回路１０の書込み
電圧検出回路１１へ設定電圧１２．５Ｖよりも高い書込
みモード判定電圧ＶＰＰＭ（例えば１３Ｖ）を印加し、
アウトプットイネーブル信号ＯＥをハイレベル「Ｈ」と
する。また書込みを行うべきアドレスをアドレスバス６
に、書込むべきデータをデータバス７へ入力する。これ
によって書込み電圧検出回路１１は書込みモード判定電
圧ＶＰＰＭが１２．５Ｖ以上であることを検出し、アク
ティブな書込みモード信号Ｓを降圧制御回路１２へ出力
する。降圧制御回路１２は印加されている書込みモード
判定電圧ＶＰＰＭを所定の書込み電圧ＶＰＰである５Ｖ
に降圧し、これをメモリセル群１へ印加する。この状態
でチップイネーブル信号ＣＥをローレベル「Ｌ」とする
ことにより書込み信号ＷＲはローレベル「Ｌ」、読み出
し信号ＲＤがハイレベル「Ｈ」となり書込みが行われる
。
【００１３】一方、読み出し操作はメモリセル群１に電
源電圧ＶＣＣ（例えば３Ｖ）を印加し、また書込みモー
ド判定電圧ＶＰＰＭとして設定電圧１２．５Ｖより低い
、例えば３Ｖを印加し、アウトプットイネーブル信号Ｏ
Ｅをローレベル「Ｌ」とする。これによって書込み制御
回路１０における書込み電圧検出回路１１は書込みモー
ド判定電圧ＶＰＰＭが１２．５Ｖ以下であることを検出
し、インアクティブな書込みモード信号Ｓを降圧制御回
路１２へ出力する。降圧制御回路１２は書込み電圧ＶＰ
Ｐとして０Ｖをメモリセル群１へ印加する。この状態で
チップイネーブル信号ＣＥをローレベル「Ｌ」とすると
、書込み信号ＷＲがハイレベル「Ｈ」、読み出し信号Ｒ
Ｄがローレベル「Ｌ」となり、指定アドレスのデータが
データバス７へ出力される。なお、上述の実施例はメモ
リセル群はＥＰＲＯＭ にて構成した場合について説明
したが、ＥＥＰＲＯＭ等電気的に書込み可能なメモリで
あれば適用し得ることは勿論である。
源電圧ＶＣＣ（例えば３Ｖ）を印加し、また書込みモー
ド判定電圧ＶＰＰＭとして設定電圧１２．５Ｖより低い
、例えば３Ｖを印加し、アウトプットイネーブル信号Ｏ
Ｅをローレベル「Ｌ」とする。これによって書込み制御
回路１０における書込み電圧検出回路１１は書込みモー
ド判定電圧ＶＰＰＭが１２．５Ｖ以下であることを検出
し、インアクティブな書込みモード信号Ｓを降圧制御回
路１２へ出力する。降圧制御回路１２は書込み電圧ＶＰ
Ｐとして０Ｖをメモリセル群１へ印加する。この状態で
チップイネーブル信号ＣＥをローレベル「Ｌ」とすると
、書込み信号ＷＲがハイレベル「Ｈ」、読み出し信号Ｒ
Ｄがローレベル「Ｌ」となり、指定アドレスのデータが
データバス７へ出力される。なお、上述の実施例はメモ
リセル群はＥＰＲＯＭ にて構成した場合について説明
したが、ＥＥＰＲＯＭ等電気的に書込み可能なメモリで
あれば適用し得ることは勿論である。
【００１４】
【発明の効果】以上の如く本発明装置にあっては、書込
みモード判定電圧を電源電圧よりも十分に高く設定する
ことが出来て、電源電圧との間に大きな電圧差をもたせ
ることが可能となり、しかもこの電圧を降下して書込み
電圧としてメモリに印加するからノイズ等による誤動作
で意図しない書込み動作が生じるのを確実に防止するこ
とが出来る等本発明は優れた効果を奏するものである。
みモード判定電圧を電源電圧よりも十分に高く設定する
ことが出来て、電源電圧との間に大きな電圧差をもたせ
ることが可能となり、しかもこの電圧を降下して書込み
電圧としてメモリに印加するからノイズ等による誤動作
で意図しない書込み動作が生じるのを確実に防止するこ
とが出来る等本発明は優れた効果を奏するものである。
【図１】本発明に係る半導体装置のＥＰＲＯＭ 及び書
込み，読み出し回路を示すブロック図である。
込み，読み出し回路を示すブロック図である。
【図２】本発明に係る半導体装置の書込み制御回路の詳
細を示すブロック図である。
細を示すブロック図である。
【図３】従来装置のＥＰＲＯＭ 及び書込み，読み出し
回路を示すブロック図である。
回路を示すブロック図である。
１ メモリセル群
２，３ ＮＯＴ 回路
４，５ ＮＡＮＤ回路
６ アドレスバス
７ データバス
１０ 書込み制御回路
１１ 書込み電圧検出回路
１２ 降圧制御回路
Claims (1)
- 【請求項１】 電気的に書込み可能なメモリにおける
書込み電圧を印加すべき入力端子に、書込み電圧よりも
十分高い電圧が印加されたとき、この電圧を書込み電圧
に降下させて印加する書込み制御回路を接続したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2406872A JPH04222992A (ja) | 1990-12-26 | 1990-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2406872A JPH04222992A (ja) | 1990-12-26 | 1990-12-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04222992A true JPH04222992A (ja) | 1992-08-12 |
Family
ID=18516490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2406872A Pending JPH04222992A (ja) | 1990-12-26 | 1990-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04222992A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020123216A (ja) * | 2019-01-31 | 2020-08-13 | 国立大学法人東京工業大学 | センシングシステム、センサ端末 |
-
1990
- 1990-12-26 JP JP2406872A patent/JPH04222992A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020123216A (ja) * | 2019-01-31 | 2020-08-13 | 国立大学法人東京工業大学 | センシングシステム、センサ端末 |
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