JPS6274139A - 情報デ−タ書込み制御装置 - Google Patents
情報デ−タ書込み制御装置Info
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- JPS6274139A JPS6274139A JP60213709A JP21370985A JPS6274139A JP S6274139 A JPS6274139 A JP S6274139A JP 60213709 A JP60213709 A JP 60213709A JP 21370985 A JP21370985 A JP 21370985A JP S6274139 A JPS6274139 A JP S6274139A
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- Japan
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- voltage
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- memory device
- reset
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、メモリへの情報データ書き込み制御装置、特
に装置電源がオフしたときの異常データの書き込みを有
効に防止した情報データ書き込み制御装置に関するもの
である。
に装置電源がオフしたときの異常データの書き込みを有
効に防止した情報データ書き込み制御装置に関するもの
である。
揮発性メモリは、装置電源がオフすると書き込まれた情
報が消失するため、装置電源とは別に情報記憶用のバッ
テリー電源を設け、装置電源がオフしたときに電源を切
り換え、バッテリー電源から揮発性メモリに情報記憶用
の電圧を印加して記憶した情報を保存するように構成さ
れている。
報が消失するため、装置電源とは別に情報記憶用のバッ
テリー電源を設け、装置電源がオフしたときに電源を切
り換え、バッテリー電源から揮発性メモリに情報記憶用
の電圧を印加して記憶した情報を保存するように構成さ
れている。
第４図は従来の揮発性メモリのデータ保存装置の構成を
示す回路図である。［：ＭＩ”ＩＳから成る揮発性メモ
リ１の電圧供給ラインＶ、ＤにダイＡ−ド２を介して装
置電源電圧■。。（５■）を接続するとともに、更に電
圧供給ライン■。０に逆流防止用のダイオード３を介し
てバックアップ用のバッテリー電源４を接続し、装置電
源Ｖ ｃｃがオフしても揮発性メモリ１に動作保証電圧
（２〜３Ｖ）を供給して記憶した情報を保存するように
構成されている。
示す回路図である。［：ＭＩ”ＩＳから成る揮発性メモ
リ１の電圧供給ラインＶ、ＤにダイＡ−ド２を介して装
置電源電圧■。。（５■）を接続するとともに、更に電
圧供給ライン■。０に逆流防止用のダイオード３を介し
てバックアップ用のバッテリー電源４を接続し、装置電
源Ｖ ｃｃがオフしても揮発性メモリ１に動作保証電圧
（２〜３Ｖ）を供給して記憶した情報を保存するように
構成されている。
また、実公昭５９−３３０５９号公報には第５図に示す
ように揮発性メモリ１の電圧供給ライン■Ｄｒ＋に２個
のトランジスタ５及び６を介して装置電源電圧■。。を
印加すると共に、２個の逆流防止用ダイオード７及び８
を介してバッテリー電源４を接続し、トランジスタ５に
よってスイッチングを行なって装置電源ＶＣＣがオフし
たときにバッテリー電源４から揮発性メモリ１に動作保
証電圧を供給する揮発性メモリの電源供給回路が開示さ
れている。
ように揮発性メモリ１の電圧供給ライン■Ｄｒ＋に２個
のトランジスタ５及び６を介して装置電源電圧■。。を
印加すると共に、２個の逆流防止用ダイオード７及び８
を介してバッテリー電源４を接続し、トランジスタ５に
よってスイッチングを行なって装置電源ＶＣＣがオフし
たときにバッテリー電源４から揮発性メモリ１に動作保
証電圧を供給する揮発性メモリの電源供給回路が開示さ
れている。
メモリに情報を書き込むには、メモリ装置にＤＡＴＡ。
し１ｒｉｔｅ、 Ｃｈｉｐ ５ｅｌｅｃｔ等の制御端子
を没け、これら制御端子を介してメモリ装置をマイクロ
−Ｊンピュークのような処理装置に接続１．、所定のラ
イトサイクルにしたがって一連の制御信号を順次供給し
ながら情報を書き込まねばならない。
を没け、これら制御端子を介してメモリ装置をマイクロ
−Ｊンピュークのような処理装置に接続１．、所定のラ
イトサイクルにしたがって一連の制御信号を順次供給し
ながら情報を書き込まねばならない。
しかしながら、従来のデータ保存装置では装置電源がオ
フしたとき、すみやかにスイッチングしてバッテリ電源
からメモリ装置に動作保証電圧が供給されるが、一方ラ
イトサイクル中に装置電源がオフすると第６図に示すラ
イトサイクルが正常に終了する前にメモリ供給電圧が低
下してしまい、動作保証電圧以下の状態でライト勺イク
ルが？ｊなわれたり、電圧ドロップによりライトサイク
ル中の制御信号が過渡的に変動してしまい書込み中の情
報データの信頼性が損われる不都合が生じてしまう。
フしたとき、すみやかにスイッチングしてバッテリ電源
からメモリ装置に動作保証電圧が供給されるが、一方ラ
イトサイクル中に装置電源がオフすると第６図に示すラ
イトサイクルが正常に終了する前にメモリ供給電圧が低
下してしまい、動作保証電圧以下の状態でライト勺イク
ルが？ｊなわれたり、電圧ドロップによりライトサイク
ル中の制御信号が過渡的に変動してしまい書込み中の情
報データの信頼性が損われる不都合が生じてしまう。
更に、複数ワードで１個の情報を表わす場合、すなわち
メモリ装置の複数のアドレスに亘って１個の情報を記憶
する場合、第１ワードをメモリ装置に書き込んだ後第２
ワードを書き込む前又は書き込み中に装置電源がオフす
ると当該情報は有効なものとはならないが、その後メモ
リ装置へ動作保証電圧が供給されると当該情報を有効な
ものとして取り扱ってしまう。このため、記憶すべき情
報を正確に記憶できなくなってしまう。このような不都
合は、揮発性メモリを用いる場合だけでなく、不揮発性
メモリを用いる場合でもライトサイクル中に装置電源が
オフすると同様に発生する。
メモリ装置の複数のアドレスに亘って１個の情報を記憶
する場合、第１ワードをメモリ装置に書き込んだ後第２
ワードを書き込む前又は書き込み中に装置電源がオフす
ると当該情報は有効なものとはならないが、その後メモ
リ装置へ動作保証電圧が供給されると当該情報を有効な
ものとして取り扱ってしまう。このため、記憶すべき情
報を正確に記憶できなくなってしまう。このような不都
合は、揮発性メモリを用いる場合だけでなく、不揮発性
メモリを用いる場合でもライトサイクル中に装置電源が
オフすると同様に発生する。
したがって、本発明の目的は上述した欠点を除去し、ラ
イトサイクル中に装置電源がオフしても異常な情報デー
タの書き込みを有効に防止できるメモリへの情報データ
書き込み制御装置を提供するものである。
イトサイクル中に装置電源がオフしても異常な情報デー
タの書き込みを有効に防止できるメモリへの情報データ
書き込み制御装置を提供するものである。
〔問題点を解決するための手段及び作用〕本発明による
情報データ制御装置は、情報を記憶すべきメモリ装置に
接続され、このメモリ装置の駆動制御を行なう処理装置
と、この処理装置の割込み信号入力端子に接続され、メ
モリ装置に印加される電源電圧が所定の電圧値より低下
したことを検知して前記処理装置に割込み信号を供給す
る手段と、処理装置のリセット端子に接続され、処理装
置からメモリ装置に制御信号を供給する制御ラインをリ
セットするりセット信号を、処理装置に割込み信号が入
力してから割込みプログラムが実行されるまでの時間が
経過した後に供給する手段とを具えることを特徴とする
ものである。
情報データ制御装置は、情報を記憶すべきメモリ装置に
接続され、このメモリ装置の駆動制御を行なう処理装置
と、この処理装置の割込み信号入力端子に接続され、メ
モリ装置に印加される電源電圧が所定の電圧値より低下
したことを検知して前記処理装置に割込み信号を供給す
る手段と、処理装置のリセット端子に接続され、処理装
置からメモリ装置に制御信号を供給する制御ラインをリ
セットするりセット信号を、処理装置に割込み信号が入
力してから割込みプログラムが実行されるまでの時間が
経過した後に供給する手段とを具えることを特徴とする
ものである。
このように構成することによって、ライトライフル中に
装置電源がオフしても割込み信号により他のメモリにア
クセスすることが有効に防止されると共に、リセット信
号により書込み制御信号の過度的な変化による異常デー
タの書込みを有効に防止することができる。
装置電源がオフしても割込み信号により他のメモリにア
クセスすることが有効に防止されると共に、リセット信
号により書込み制御信号の過度的な変化による異常デー
タの書込みを有効に防止することができる。
第１図は本発明による情報データ書込み制御装置の一例
の構成を示すものであり、第１図Δはブロック図、第１
図Ｂは装置に印加される電圧の経時的変化を示す図であ
る。本例では情報を記憶すべきメモリ装置として揮発性
メモリを用いる。揮発性メモリから成るメモリ装置１０
に書込み及び読出し制御を行なうための中央処理装置１
１を接続する。メモリ装置１０および中央処理装置１１
に書込み用の制御端子ＲＤ、 読出し用の制御端子Ｗ
Ｒ及びチップセレクト用の制御端子Ｃ８をそれぞれ設け
、制御ラインを介して中央処理装置１０からメモリ装置
１１に制御信号を供給すると共に、アドレスバスライン
及びデータバスラインを相互に接続する。更に、中央処
理装置１１には、割込み端子ＩＮＴ及びリセット端子を
Ｒｅ５ｅｔを設け、割込み端子ＩＮＴを第１の電圧監視
回路１２に接続しリセット端子１ｅｓｅｔを第２の電圧
監視回路１３にそれぞれ接続する。これら第１及び第２
の電圧監視回路１２及び１３は電源電圧Ｖｃｃの低下を
検知して割込み信号及びリセット信号を中央処理装置１
１に供給するものであり、各入力端子には電源電圧供給
ライン■。０を接続する。
の構成を示すものであり、第１図Δはブロック図、第１
図Ｂは装置に印加される電圧の経時的変化を示す図であ
る。本例では情報を記憶すべきメモリ装置として揮発性
メモリを用いる。揮発性メモリから成るメモリ装置１０
に書込み及び読出し制御を行なうための中央処理装置１
１を接続する。メモリ装置１０および中央処理装置１１
に書込み用の制御端子ＲＤ、 読出し用の制御端子Ｗ
Ｒ及びチップセレクト用の制御端子Ｃ８をそれぞれ設け
、制御ラインを介して中央処理装置１０からメモリ装置
１１に制御信号を供給すると共に、アドレスバスライン
及びデータバスラインを相互に接続する。更に、中央処
理装置１１には、割込み端子ＩＮＴ及びリセット端子を
Ｒｅ５ｅｔを設け、割込み端子ＩＮＴを第１の電圧監視
回路１２に接続しリセット端子１ｅｓｅｔを第２の電圧
監視回路１３にそれぞれ接続する。これら第１及び第２
の電圧監視回路１２及び１３は電源電圧Ｖｃｃの低下を
検知して割込み信号及びリセット信号を中央処理装置１
１に供給するものであり、各入力端子には電源電圧供給
ライン■。０を接続する。
装置電源がオフすると電源電圧■。０はほぼ指数関数的
に低下するが、電源電圧■。０が基準の電源電圧ＶＣＯ
より若干低い第１の設定電圧■１ まで低下したとき第
１の電圧監視回路１２から中央処理装置１１に割込み信
号を供給し、更に低下して第２の設定電圧Ｖ２まで低下
したとき第２の電圧監視回路１３から中央処理装置１１
にリセット信号を供給する。
に低下するが、電源電圧■。０が基準の電源電圧ＶＣＯ
より若干低い第１の設定電圧■１ まで低下したとき第
１の電圧監視回路１２から中央処理装置１１に割込み信
号を供給し、更に低下して第２の設定電圧Ｖ２まで低下
したとき第２の電圧監視回路１３から中央処理装置１１
にリセット信号を供給する。
さらに、メモリ装置１０の電圧供給ラインＶ ＩＩ Ｄ
をスイッチング回路１４に接続する。このスイッチング
回路１４は電源電圧■。０の低下を検知すると共に、電
源電圧ＶＣＣが第３の設定電圧■３まで低下したときに
メモリ装置１０への電圧供給源を装置電源からバッテリ
電＃１５に切り換えるように構成されている。第１〜第
３の設定電圧■１〜■３を以下のように設定する。
をスイッチング回路１４に接続する。このスイッチング
回路１４は電源電圧■。０の低下を検知すると共に、電
源電圧ＶＣＣが第３の設定電圧■３まで低下したときに
メモリ装置１０への電圧供給源を装置電源からバッテリ
電＃１５に切り換えるように構成されている。第１〜第
３の設定電圧■１〜■３を以下のように設定する。
Ｖ３ ＜Ｖ２ ＜Ｖｌ ＜ＶＣＯ
ここで、ＶＣＯは基準の電源電圧を示し、■３はメモリ
装置１０の動作保証電圧よりも高くなるように設定する
。
装置１０の動作保証電圧よりも高くなるように設定する
。
装置電源がオフすると電源電圧Ｖｃｃは第１図Ｂに示す
ようにほぼ指数関数的に低下しＶＣＣ≦■１になると第
１の電圧監視回路１２から中央処理装置１１の割込み端
子＋ＮＴに割込み信号が供給され、割込み端子子がＨか
らＬに変化する。一方中央処理装置１１は実行中の命令
、例えばメモリ装置１０へのデータ書込み命令の終了を
待って、すなわち一連のライトサイクルを正常に終了さ
せてから割込みプログラムに分岐する。ここで、割込み
プログラムを例えば’ＪＭＰ ＄ ”と現在のアドレス
への分岐、或いは’ ＨＡＬＴ ”と処理のホールト等
の次のメモリへのライトサイクルが行なわれないように
プログラムしておく。このように構成すれば電源電圧Ｖ
ＣＣが中央処理装置１１やメモリ装置１０の動作保証電
圧より低くなった場合に他のメモリへのアクセスが有効
に防止される。電源電圧Ｖｃｃがさらに低下して■。０
≦■２となると第２の電圧監視回路１３から中央処理装
置１１のリセット端子にリセット信号が供給され、リセ
ット端子がＨから■、へ変化する。このリセット信号の
入力にり中央処理装置１１はメモリ装置１０への制御ラ
インＲＤ、 ＩＶＲ及びＣ８をそれぞれオフ状態にする
。このように構成すれば、電源電圧の低下に伴い書込み
制御信号が過渡的に変化してメモリ装置１０に異常なデ
ータが書き込まれることを有効に防止できる。この場合
、中央処理装置１１の割込み端子ＩＮＴがオンしてから
割込み処理が開始されるまでの最大時間をＴｒＮＴとし
、割込み端子ＩＮＴがオンしてからリセット端子ｆｌｅ
ｓｅｔがオンするまでの時間をｔ、とした場合に、ｔｌ
＞ＴｒＮｒとなるように装置の静電容量や設定電圧■１
及び■２を設定すれば、次のメモリへのアクセス命令
の発生及び書込み制御信号の過渡的な変化による異常デ
ータの書込みを共に防止できる。電源電圧■ｏＣがさら
に低下し、ＶＣＣ≦■３となるとスイッチング回路１４
によってメモリ装置１０の電圧供給ラインＶ（Ｉｐが装
置電源から情報記憶用のバッテリ電源１５にスイッチン
グされ、装置電源がオフしてもメモリ装置１０に記憶さ
れた情報データが有効に保存される。
ようにほぼ指数関数的に低下しＶＣＣ≦■１になると第
１の電圧監視回路１２から中央処理装置１１の割込み端
子＋ＮＴに割込み信号が供給され、割込み端子子がＨか
らＬに変化する。一方中央処理装置１１は実行中の命令
、例えばメモリ装置１０へのデータ書込み命令の終了を
待って、すなわち一連のライトサイクルを正常に終了さ
せてから割込みプログラムに分岐する。ここで、割込み
プログラムを例えば’ＪＭＰ ＄ ”と現在のアドレス
への分岐、或いは’ ＨＡＬＴ ”と処理のホールト等
の次のメモリへのライトサイクルが行なわれないように
プログラムしておく。このように構成すれば電源電圧Ｖ
ＣＣが中央処理装置１１やメモリ装置１０の動作保証電
圧より低くなった場合に他のメモリへのアクセスが有効
に防止される。電源電圧Ｖｃｃがさらに低下して■。０
≦■２となると第２の電圧監視回路１３から中央処理装
置１１のリセット端子にリセット信号が供給され、リセ
ット端子がＨから■、へ変化する。このリセット信号の
入力にり中央処理装置１１はメモリ装置１０への制御ラ
インＲＤ、 ＩＶＲ及びＣ８をそれぞれオフ状態にする
。このように構成すれば、電源電圧の低下に伴い書込み
制御信号が過渡的に変化してメモリ装置１０に異常なデ
ータが書き込まれることを有効に防止できる。この場合
、中央処理装置１１の割込み端子ＩＮＴがオンしてから
割込み処理が開始されるまでの最大時間をＴｒＮＴとし
、割込み端子ＩＮＴがオンしてからリセット端子ｆｌｅ
ｓｅｔがオンするまでの時間をｔ、とした場合に、ｔｌ
＞ＴｒＮｒとなるように装置の静電容量や設定電圧■１
及び■２を設定すれば、次のメモリへのアクセス命令
の発生及び書込み制御信号の過渡的な変化による異常デ
ータの書込みを共に防止できる。電源電圧■ｏＣがさら
に低下し、ＶＣＣ≦■３となるとスイッチング回路１４
によってメモリ装置１０の電圧供給ラインＶ（Ｉｐが装
置電源から情報記憶用のバッテリ電源１５にスイッチン
グされ、装置電源がオフしてもメモリ装置１０に記憶さ
れた情報データが有効に保存される。
第２図は本発明による情報データ書込み制御装置の変形
例の構成を示すものであり、第２図Ａはブロック図、第
２図Ｂは装置に印加される電圧の経時変化を示す図であ
る。第１図で用いた部材と同一の部材には同一符号を付
して説明する。本例では１個の電圧監視回路２０を用い
、この電圧監視回路２０の出力端子を中央処理装置１１
の割込み端子ＩＮＴに接続すると共に、抵抗Ｒ１とコン
デンザＣ３巨 との直列枝路を介して接地し、抵抗Ｒ１とコンデンサＣ
３との接続点を中央処理装置１１のリセット端子Ｒｅ５
ｅｔに接続する。尚、中央処理装置１０とメモリ装置１
０との接続及びスイッチング回路１４の構成は第１図に
示した実施例と同一構成とする。
例の構成を示すものであり、第２図Ａはブロック図、第
２図Ｂは装置に印加される電圧の経時変化を示す図であ
る。第１図で用いた部材と同一の部材には同一符号を付
して説明する。本例では１個の電圧監視回路２０を用い
、この電圧監視回路２０の出力端子を中央処理装置１１
の割込み端子ＩＮＴに接続すると共に、抵抗Ｒ１とコン
デンザＣ３巨 との直列枝路を介して接地し、抵抗Ｒ１とコンデンサＣ
３との接続点を中央処理装置１１のリセット端子Ｒｅ５
ｅｔに接続する。尚、中央処理装置１０とメモリ装置１
０との接続及びスイッチング回路１４の構成は第１図に
示した実施例と同一構成とする。
装置電源がオフすると電源電圧■。０は第２図Ｂに示す
ようにほぼ指数関数的に低下し、ＶＣＣ≦■１の状態と
なる電圧監視回路２０から中央処理装置１１の割込み端
子下に割込み信号が供給され、割込み端子ＩＮＴがト］
から■−に変化し、中央処理装置１１は実行中のライト
ザイクルを正常に終了してから割込みプログラムに分岐
して他のメモリへのアクセスが停止される。同時にコン
デンサＣ１に蓄積された電荷が抵抗Ｒ１を介して放電を
開始し、時間ｔ２−αｘＣ，ｘＲ，（αは定数）だけ経
過した後中央処理装置１１のリセット端子Ｒｅ５ｅｔが
オンになる。ここで、ｔ２＞ＴｏＮ丁となるようにＣ１
及びＲ１を設定すれば、同様に次のメモリへのアクセス
命令の発生及び書込み制御信号の過渡的な変化による異
常データの書込みを共に防止することが冊 できる。
ようにほぼ指数関数的に低下し、ＶＣＣ≦■１の状態と
なる電圧監視回路２０から中央処理装置１１の割込み端
子下に割込み信号が供給され、割込み端子ＩＮＴがト］
から■−に変化し、中央処理装置１１は実行中のライト
ザイクルを正常に終了してから割込みプログラムに分岐
して他のメモリへのアクセスが停止される。同時にコン
デンサＣ１に蓄積された電荷が抵抗Ｒ１を介して放電を
開始し、時間ｔ２−αｘＣ，ｘＲ，（αは定数）だけ経
過した後中央処理装置１１のリセット端子Ｒｅ５ｅｔが
オンになる。ここで、ｔ２＞ＴｏＮ丁となるようにＣ１
及びＲ１を設定すれば、同様に次のメモリへのアクセス
命令の発生及び書込み制御信号の過渡的な変化による異
常データの書込みを共に防止することが冊 できる。
次に複数ワードで１個の情報を表わす場合の異常データ
の書込み防１）−について説明する。第３図Δはフロー
チャート、第３図Ｂはメモリの構成を示す線図である。
の書込み防１）−について説明する。第３図Δはフロー
チャート、第３図Ｂはメモリの構成を示す線図である。
本例では３バイトで１個の情報を表わすものとし、複数
ワードで１個の情報を表わす場合メモリに保存すべき情
報の２倍頃の情報格納エリアを情報の有効及び無効を示
ずＮビ・フトのフラグと格納するためのエリアとを確保
し、２倍量の情報格納エリアを第１及び第２の２個のエ
リアに分割する。メモリ装置に情報を記憶するに当たり
、まず３バイトのテ゛−夕を１バイトず−）第１エリア
に書込む。次に第２エリアに格納されている情報が無効
であることを表わすフラ、・ノブをセットする。次に第
１エリアに書込んだ情報を１バイトずつ第２エリアに転
送する。３バイトの全ての転送が終了した後前記フラグ
をリセットしＣ第２エリアに格納した情報が有効である
ことを表わす。このようにして１個の情報の格納を終了
する。
ワードで１個の情報を表わす場合メモリに保存すべき情
報の２倍頃の情報格納エリアを情報の有効及び無効を示
ずＮビ・フトのフラグと格納するためのエリアとを確保
し、２倍量の情報格納エリアを第１及び第２の２個のエ
リアに分割する。メモリ装置に情報を記憶するに当たり
、まず３バイトのテ゛−夕を１バイトず−）第１エリア
に書込む。次に第２エリアに格納されている情報が無効
であることを表わすフラ、・ノブをセットする。次に第
１エリアに書込んだ情報を１バイトずつ第２エリアに転
送する。３バイトの全ての転送が終了した後前記フラグ
をリセットしＣ第２エリアに格納した情報が有効である
ことを表わす。このようにして１個の情報の格納を終了
する。
このように構成すれば、フラグがセットされていれば少
なくとも第１エリアの３バイトの情報データが有効なデ
ータであることが判断でき、フラグがリセットされてい
れば少なくとも第２エリアの３バイトの情報データが有
効なデータであると判断できる。したがって装置電源が
オフしたときに第１エリア、第２エリア及びフラッグの
全てのデータを保存すれば、その後装置電源がオンした
ときに無効なデータを有効なデータとして処理する不都
合を回避することができる。
なくとも第１エリアの３バイトの情報データが有効なデ
ータであることが判断でき、フラグがリセットされてい
れば少なくとも第２エリアの３バイトの情報データが有
効なデータであると判断できる。したがって装置電源が
オフしたときに第１エリア、第２エリア及びフラッグの
全てのデータを保存すれば、その後装置電源がオンした
ときに無効なデータを有効なデータとして処理する不都
合を回避することができる。
本発明は上述した実施例だけに固定されるものでなく種
々の変形が可能である。例えば上述した実施例では揮発
性メモリを用いて説明したが、揮発性メモリだけでなく
不揮発性メモリを使用する場合にも適用することができ
る。
々の変形が可能である。例えば上述した実施例では揮発
性メモリを用いて説明したが、揮発性メモリだけでなく
不揮発性メモリを使用する場合にも適用することができ
る。
以上説明したように本発明によれば、情報を記憶すべき
メモリ装置の駆動制御を行なう中央処理装置に、メモリ
装置に印加される電源電圧が所定の電圧まで低下したこ
とを検知して割込み信号を供給する手段および中央処理
装置に割込み信号が入力した後刻込みプログラムが開始
されるまでの時間が経過した後にリセット信号を供給す
る手段を具えているから、ライトサイクル中に装置電源
がオフしても動作保証電圧以下の状態で他のメモリにア
クセスすることが防止されると共に、書込み制御信号の
電圧ドロップによる過渡的変化による異常なデータの書
込みを有効に防止できる。従って、装置電源がオフして
もメモリ内の情報の有効性が保証される。
メモリ装置の駆動制御を行なう中央処理装置に、メモリ
装置に印加される電源電圧が所定の電圧まで低下したこ
とを検知して割込み信号を供給する手段および中央処理
装置に割込み信号が入力した後刻込みプログラムが開始
されるまでの時間が経過した後にリセット信号を供給す
る手段を具えているから、ライトサイクル中に装置電源
がオフしても動作保証電圧以下の状態で他のメモリにア
クセスすることが防止されると共に、書込み制御信号の
電圧ドロップによる過渡的変化による異常なデータの書
込みを有効に防止できる。従って、装置電源がオフして
もメモリ内の情報の有効性が保証される。
さらに、複数ワードから成る情報をメモリに書き込む場
合においても、全ワードの書込みが終了する前に装置電
源がオフしても、その後装置電源がオンしたときに書き
込み途中の情報データの有効性を判断できるので、無効
とずべきデータを誤って有効と判断する不都合を回避す
るすることがずきる。
合においても、全ワードの書込みが終了する前に装置電
源がオフしても、その後装置電源がオンしたときに書き
込み途中の情報データの有効性を判断できるので、無効
とずべきデータを誤って有効と判断する不都合を回避す
るすることがずきる。
第１図Ａ及びＢは本発明による情報データ書込み制御装
置の一例の構成を示すブロック図及び電源電圧の経時変
化を示す図、 第２図Δ及びＢは本発明による情報データ書込み制御装
置の変形例の構成を示すブロック図および電源電圧の経
時変化を示す図、 第３図へ及びＢは複数ワードで１個の情報を表わす場合
の制御を説明するためのフローチャートおよびメモリの
構成を示す線図、 第４図及び第５図は従来の揮発性メモリのデータ保存装
置の回路、 第６図はライトサイクルを表わす線図である。 １０・・・メモリ装置 １１・・・中央処理装置１
２、１３．２０・・・電圧監視回路 １４・・・スイッチング回路 １５・・・バッテリ電源 ｓ襦 １ト− 第２図 Ａ 第３図 手続補正書 昭和６０年１１月１４．日 １、事件の表示 昭和６０年 特 許 願第２１３７０９ 号２、発明の
名称 情報データ書込み制御装置 ３、補正をする者 事件との関係 特許出願人 （０３７）オリンパス光学工業株式会社５゜ ６°補正（Ｄ 対象 明細書の「発明の詳細な説明」
の欄、図面７、補正の内容 （別紙の通り） １、明細書第７頁第２行を「用の制御端子ＷＲ、読出し
用の制御端子ＲＤ及びチッ」に訂正する。 ２同第９頁第１４行の「制御ラインＲＤ 、 ＷＲ及び
Ｃ８を」を「制御ライン罰、■及び面を」に訂正する。 ３、同第１１頁第８行の「中央処理装置１０ＪＦ「中央
処理装置１１Ｊに訂正する。 ４図面中、第２図Ａ及びＢを別紙訂正図のとおりに訂正
する。
置の一例の構成を示すブロック図及び電源電圧の経時変
化を示す図、 第２図Δ及びＢは本発明による情報データ書込み制御装
置の変形例の構成を示すブロック図および電源電圧の経
時変化を示す図、 第３図へ及びＢは複数ワードで１個の情報を表わす場合
の制御を説明するためのフローチャートおよびメモリの
構成を示す線図、 第４図及び第５図は従来の揮発性メモリのデータ保存装
置の回路、 第６図はライトサイクルを表わす線図である。 １０・・・メモリ装置 １１・・・中央処理装置１
２、１３．２０・・・電圧監視回路 １４・・・スイッチング回路 １５・・・バッテリ電源 ｓ襦 １ト− 第２図 Ａ 第３図 手続補正書 昭和６０年１１月１４．日 １、事件の表示 昭和６０年 特 許 願第２１３７０９ 号２、発明の
名称 情報データ書込み制御装置 ３、補正をする者 事件との関係 特許出願人 （０３７）オリンパス光学工業株式会社５゜ ６°補正（Ｄ 対象 明細書の「発明の詳細な説明」
の欄、図面７、補正の内容 （別紙の通り） １、明細書第７頁第２行を「用の制御端子ＷＲ、読出し
用の制御端子ＲＤ及びチッ」に訂正する。 ２同第９頁第１４行の「制御ラインＲＤ 、 ＷＲ及び
Ｃ８を」を「制御ライン罰、■及び面を」に訂正する。 ３、同第１１頁第８行の「中央処理装置１０ＪＦ「中央
処理装置１１Ｊに訂正する。 ４図面中、第２図Ａ及びＢを別紙訂正図のとおりに訂正
する。
Claims (1)
- 【特許請求の範囲】 １、情報を記憶すべきメモリ装置に接続され、このメモ
リ装置の駆動制御を行なう処理装置と、この処理装置の
割込み信号入力端子に接続され、メモリ装置に印加され
る電源電圧が所定の電圧値より低下したことを検知して
前記処理装置に割込み信号を供給する手段と、処理装置
のリセット端子に接続され、処理装置からメモリ装置に
制御信号を供給する制御ラインをリセットするリセット
信号を、処理装置に割込み信号が入力してから割込みプ
ログラムが実行されるまでの時間が経過した後に供給す
る手段とを具えることを特徴とする情報データ書込み制
御装置。 ２、複数ワードで構成される１個の情報を記憶するため
に、２倍量の情報格納エリア及び当該情報の有効又は無
効を表わすフラグを格納するためのエリアを確保し、こ
の情報格納エリアを等しいエリアを有する第１及び第２
のエリアに分割し、情報データを第１のエリアに書込ん
だ後フラグをセットし、書き込んだ情報データを第２エ
リアに転送してから前記フラグをリセットするように構
成したことを特徴とする特許請求の範囲第１項記載の情
報データ書込み制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213709A JPS6274139A (ja) | 1985-09-27 | 1985-09-27 | 情報デ−タ書込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213709A JPS6274139A (ja) | 1985-09-27 | 1985-09-27 | 情報デ−タ書込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6274139A true JPS6274139A (ja) | 1987-04-04 |
Family
ID=16643687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213709A Pending JPS6274139A (ja) | 1985-09-27 | 1985-09-27 | 情報デ−タ書込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6274139A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349669A (en) * | 1988-12-21 | 1994-09-20 | Oki Electric Industry Co., Ltd. | Data write control means |
| DE102016006469B4 (de) | 2015-06-16 | 2020-01-02 | Scania Cv Ab | Antriebssystem mit Riemenkreisen |
-
1985
- 1985-09-27 JP JP60213709A patent/JPS6274139A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349669A (en) * | 1988-12-21 | 1994-09-20 | Oki Electric Industry Co., Ltd. | Data write control means |
| DE102016006469B4 (de) | 2015-06-16 | 2020-01-02 | Scania Cv Ab | Antriebssystem mit Riemenkreisen |
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