JPS60146313A - 端末装置 - Google Patents
端末装置Info
- Publication number
- JPS60146313A JPS60146313A JP59002837A JP283784A JPS60146313A JP S60146313 A JPS60146313 A JP S60146313A JP 59002837 A JP59002837 A JP 59002837A JP 283784 A JP283784 A JP 283784A JP S60146313 A JPS60146313 A JP S60146313A
- Authority
- JP
- Japan
- Prior art keywords
- processing unit
- central processing
- address decoder
- power supply
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Power Sources (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロコンピータを用いた端末装置に関する
。
。
従来例の構成とその問題点
一般にマイクロコンピュータを用いた端末装置では、各
種メモリーに記憶された情報を電源オフ時にも、そのま
ま維持させておくために別にバンクアンプ用の電源を必
要とする。ところで、従来よシ使用されているこの種の
端末装置では、いずれも電源をオフし、中央演算処理装
置の動作を停止させた場合でも、そのまま停止した状態
でアドレスデコーダよシ所定のアドレス信号が出力され
ておシ、いずれかのメモリーがチップセレクトされてい
る。したがって、これらのメモリー・アドレスデコーダ
には依然として比較的大きな電流が流れることになり、
それだけバックアップ電源の消費が大きくなるという問
題があった。特に最近では電池を電源とする端末装置が
多く用いられるようになって来ており、この場合には上
記電池を同時にバックアップ用の電源として用いている
ため、上記バンクアンプ用電源の消費電力が大きいこと
は電源としての電池の寿命を著しく短くすることにつな
がシ、実用上きわめて不都合であった。
種メモリーに記憶された情報を電源オフ時にも、そのま
ま維持させておくために別にバンクアンプ用の電源を必
要とする。ところで、従来よシ使用されているこの種の
端末装置では、いずれも電源をオフし、中央演算処理装
置の動作を停止させた場合でも、そのまま停止した状態
でアドレスデコーダよシ所定のアドレス信号が出力され
ておシ、いずれかのメモリーがチップセレクトされてい
る。したがって、これらのメモリー・アドレスデコーダ
には依然として比較的大きな電流が流れることになり、
それだけバックアップ電源の消費が大きくなるという問
題があった。特に最近では電池を電源とする端末装置が
多く用いられるようになって来ており、この場合には上
記電池を同時にバックアップ用の電源として用いている
ため、上記バンクアンプ用電源の消費電力が大きいこと
は電源としての電池の寿命を著しく短くすることにつな
がシ、実用上きわめて不都合であった。
発明の目的
本発明は以上のような従来の欠点を除去するものであシ
、簡単な構成で電源オフ時における電力消費を著しく少
なくできる優れた端末装置を提供することを目的とする
ものである。
、簡単な構成で電源オフ時における電力消費を著しく少
なくできる優れた端末装置を提供することを目的とする
ものである。
発明の構成
本発明は電源スィッチをオフしたとき、これを検知して
中央演算処理装置の動作を停止させ、同時に中央演算処
理装置と各種メモリーの間に接続されたアドレスデコー
ダを非動作状態にし、全体として電源オフ時における電
力消費を著しく低減させるように構成したものである。
中央演算処理装置の動作を停止させ、同時に中央演算処
理装置と各種メモリーの間に接続されたアドレスデコー
ダを非動作状態にし、全体として電源オフ時における電
力消費を著しく低減させるように構成したものである。
実施例の説明
第１図は本発明の端末装置における一実施例の概略構成
図であり、図中、■は中央演算処理装置、２は中央演算
処理装置１にアドレスバスＡＤ、を介して接続されたア
ドレスデコーダ、３，４，５゜６はそれぞれアドレスバ
スＡＤ２．データバスＤＡＴＡ、書き込み読出し制御ラ
インＲ，／Ｗを介して、中央演算処理装置１に接続され
、チップセレクトラインＳＥＩ 、 ＳＥ２． ＳＥ３
． ＳＥ、を介Ｑてアドレスデコーダ２に接続されたメ
モリーである。そして、 ＳＷ、は電源スィッチであり
、ＯＮ側端子はアースされ、ＯＦＦ側端子は十Ｂ電源に
接続されている。Ｒ，、ｃ、は電源スィッチＳＷ１の共
通端子と十Ｂ電源との間に接続された抵抗、コンデンサ
であり、抵抗Ｒ３，コンデンサＣ１の接続点はバッファ
ー７を介して中央演算処理装置ｌの第１の入力端子ＩＮ
、（リセット端子）に接続され、コンデンサＣ１と電源
スィッチＳＷ１の接続点は中央演算処理装置１の第２の
入力端子ＩＮ、に接続されている。Ｒ２゜Ｃ２はバッフ
ァー８を介して中央演算処理装置１のシステムオフ出力
端子ＯＵＴに接続された抵抗。
図であり、図中、■は中央演算処理装置、２は中央演算
処理装置１にアドレスバスＡＤ、を介して接続されたア
ドレスデコーダ、３，４，５゜６はそれぞれアドレスバ
スＡＤ２．データバスＤＡＴＡ、書き込み読出し制御ラ
インＲ，／Ｗを介して、中央演算処理装置１に接続され
、チップセレクトラインＳＥＩ 、 ＳＥ２． ＳＥ３
． ＳＥ、を介Ｑてアドレスデコーダ２に接続されたメ
モリーである。そして、 ＳＷ、は電源スィッチであり
、ＯＮ側端子はアースされ、ＯＦＦ側端子は十Ｂ電源に
接続されている。Ｒ，、ｃ、は電源スィッチＳＷ１の共
通端子と十Ｂ電源との間に接続された抵抗、コンデンサ
であり、抵抗Ｒ３，コンデンサＣ１の接続点はバッファ
ー７を介して中央演算処理装置ｌの第１の入力端子ＩＮ
、（リセット端子）に接続され、コンデンサＣ１と電源
スィッチＳＷ１の接続点は中央演算処理装置１の第２の
入力端子ＩＮ、に接続されている。Ｒ２゜Ｃ２はバッフ
ァー８を介して中央演算処理装置１のシステムオフ出力
端子ＯＵＴに接続された抵抗。
コンデンサであり、その出力端はバッファー９を介して
アドレスデコーダ２の動作制御端子に接続されている。
アドレスデコーダ２の動作制御端子に接続されている。
上記実施例において、今、電源スィッチＳＷ、を第２図
ａに示すようにタイミングＴ＋においてＯＮ側端子に投
入したとする。電のスイッチＳＷ１をＯＮ側端子に投入
すると、先ず中央演算処理装置１の第２の入力端子ＩＮ
２が第２図すに示すようにローレベルになる。そして、
抵抗Ｒ１，コンデンサ０、の接続点が第２図Ｃに示すよ
うに一旦ローレベルになり、その後抵抗Ｒ１，コンデン
サＣ１によって徐 決定される時定数で梼々にハイレベルになるため中央演
算処理装置ｌの第１の入力端子ＩＮ３に印加されるリセ
ット信号は第２図Ｃに示す抵抗Ｒ１，コンデンサＣ１の
接続点における電圧変化をバッファ７によって波形した
第２図ｄに示すものになる。
ａに示すようにタイミングＴ＋においてＯＮ側端子に投
入したとする。電のスイッチＳＷ１をＯＮ側端子に投入
すると、先ず中央演算処理装置１の第２の入力端子ＩＮ
２が第２図すに示すようにローレベルになる。そして、
抵抗Ｒ１，コンデンサ０、の接続点が第２図Ｃに示すよ
うに一旦ローレベルになり、その後抵抗Ｒ１，コンデン
サＣ１によって徐 決定される時定数で梼々にハイレベルになるため中央演
算処理装置ｌの第１の入力端子ＩＮ３に印加されるリセ
ット信号は第２図Ｃに示す抵抗Ｒ１，コンデンサＣ１の
接続点における電圧変化をバッファ７によって波形した
第２図ｄに示すものになる。
したがって、中央演算処理装置１はこのリセット信号を
受けて直ちにシステムオフ出力端子ＯＵＴに第２図ｅに
示すようにハイレベルの信号を出力する。システムオフ
出力端子ＯＵＴに第２図ｅＫ示すようにハイレベルの信
号が出力される表、これがバッファー８を介して抵抗Ｒ
２，コンデンサＣ２に印加されるため、上記抵抗島、コ
ンデンサＣ２の出力端の信号は第２図ｒに示すように徐
々にハイレベルに、移行されることになる。そして、こ
の信号は更にバッファー９によって波形整形されるため
、アドレスデコーダ２の動作制御端子に印加される信号
は第２図ｇに示すようになる。ここで、抵抗Ｒ２，コン
デンサＣ２によって決定される時定数は抵抗Ｒ１，コン
デンサＣＩによって決定される時定数より小さく設定さ
れており、したがって、アドレスデコーダ２の動作制御
端子に印加される信号がハイレベルになるタイミングＴ
２は必ずリセット信号がハイレベルになるタイミングＴ
３より早い。
受けて直ちにシステムオフ出力端子ＯＵＴに第２図ｅに
示すようにハイレベルの信号を出力する。システムオフ
出力端子ＯＵＴに第２図ｅＫ示すようにハイレベルの信
号が出力される表、これがバッファー８を介して抵抗Ｒ
２，コンデンサＣ２に印加されるため、上記抵抗島、コ
ンデンサＣ２の出力端の信号は第２図ｒに示すように徐
々にハイレベルに、移行されることになる。そして、こ
の信号は更にバッファー９によって波形整形されるため
、アドレスデコーダ２の動作制御端子に印加される信号
は第２図ｇに示すようになる。ここで、抵抗Ｒ２，コン
デンサＣ２によって決定される時定数は抵抗Ｒ１，コン
デンサＣＩによって決定される時定数より小さく設定さ
れており、したがって、アドレスデコーダ２の動作制御
端子に印加される信号がハイレベルになるタイミングＴ
２は必ずリセット信号がハイレベルになるタイミングＴ
３より早い。
このようにして、アドレスデコーダ２の動作制御端子に
ハイレベルの信号が印加されると、この時点Ｔ２よりア
ドレスデコーダ２が動作可能な状態になり、中央演算処
理装置１からのアドレス信号を待機する状態になる。そ
して、タイミングＴ３になり、リセット信号が第２図ｄ
に示すようにハイレベルになると、この時点で中央演算
処理装置ｌのリセツトが解除され、通常の演算動作を開
始するようになる。すなわち、タイミングＴ３ではアド
レスバスＡＤ１．ＡＤ２カスへてローレベルニナってい
るが、そのタイミングＴ３を過ぎると、中央演算処理装
置１がアドレスバスＡＤ、、ＡＤ、、や、書き込み読出
し信号ラインＲ／Ｗにそれぞれアドレス信号。
ハイレベルの信号が印加されると、この時点Ｔ２よりア
ドレスデコーダ２が動作可能な状態になり、中央演算処
理装置１からのアドレス信号を待機する状態になる。そ
して、タイミングＴ３になり、リセット信号が第２図ｄ
に示すようにハイレベルになると、この時点で中央演算
処理装置ｌのリセツトが解除され、通常の演算動作を開
始するようになる。すなわち、タイミングＴ３ではアド
レスバスＡＤ１．ＡＤ２カスへてローレベルニナってい
るが、そのタイミングＴ３を過ぎると、中央演算処理装
置１がアドレスバスＡＤ、、ＡＤ、、や、書き込み読出
し信号ラインＲ／Ｗにそれぞれアドレス信号。
書き込み読出し信号を出力し、アドレスデコーダ２が第
２図りに示すように各種メモリー３，４゜５．６をチッ
プセレクトする状態になり、データバスＤＡＴＡを介し
てデータの転送が開始されることになる。
２図りに示すように各種メモリー３，４゜５．６をチッ
プセレクトする状態になり、データバスＤＡＴＡを介し
てデータの転送が開始されることになる。
次に、タイミングＴ４において電源スィッチＳＷ１をＯ
ＦＦ側端子に投入したとする。電源スィッチＳＷ１をＯ
ＦＦ側端子に投入すると、電源スィッチＳＷ１の共通端
子が十Ｂ電源に接続されるため、中央演算処理装置１の
第２の入力端子■Ｎ２が第２図すに示すように直ちにハ
イレベルになる。そして、抵抗Ｒ１，コンデンサＣ１の
接続点はコンデンサＣ１に蓄積された電荷によって第２
図Ｃに示すようにタイミングＴ４において瞬間的に十Ｂ
電源の約２倍の電位に上昇する。しかしながら、中央演
算処理装置１の第１の入力端子１Ｎ１に印加される電圧
は抵抗Ｒ１，コンデンサＣ１の接続点における電位をバ
ッファー７によって波形整形したものであり、第２図ｄ
に示すようにほとんど変化しない。
ＦＦ側端子に投入したとする。電源スィッチＳＷ１をＯ
ＦＦ側端子に投入すると、電源スィッチＳＷ１の共通端
子が十Ｂ電源に接続されるため、中央演算処理装置１の
第２の入力端子■Ｎ２が第２図すに示すように直ちにハ
イレベルになる。そして、抵抗Ｒ１，コンデンサＣ１の
接続点はコンデンサＣ１に蓄積された電荷によって第２
図Ｃに示すようにタイミングＴ４において瞬間的に十Ｂ
電源の約２倍の電位に上昇する。しかしながら、中央演
算処理装置１の第１の入力端子１Ｎ１に印加される電圧
は抵抗Ｒ１，コンデンサＣ１の接続点における電位をバ
ッファー７によって波形整形したものであり、第２図ｄ
に示すようにほとんど変化しない。
このようにして、電源スィッチＳＷ１がオフされ、中央
演算処理装置１の第２の入力端子ＩＮ２がハイレベルに
なると、これによって予め定めた一定時間後（すなわち
、タイミングＴ５）にシステムオフ出力端子ＯＵＴの出
力を第２図ｅに示すようにローレベルに変化させ、今ま
で実行していた各種処理を中断するように作用する。す
なわち、中央演算処理装置１はこの時点でストップ命令
を実行することになり、その実行が終了すると、その終
了した時点のアドレスでそのまま停止することになる。
演算処理装置１の第２の入力端子ＩＮ２がハイレベルに
なると、これによって予め定めた一定時間後（すなわち
、タイミングＴ５）にシステムオフ出力端子ＯＵＴの出
力を第２図ｅに示すようにローレベルに変化させ、今ま
で実行していた各種処理を中断するように作用する。す
なわち、中央演算処理装置１はこの時点でストップ命令
を実行することになり、その実行が終了すると、その終
了した時点のアドレスでそのまま停止することになる。
このように電源スィッチＳＷ、がオフされると、中央演
算処理装置１がその実行を停止し、タイミングＴ、にお
いてシステムオフ出力端子ＯＵＴの出力を第２図ｅに示
すようにローレベルに変化させる。そのため、抵抗Ｒ２
＋ コンデンサＣ２の出力側は第２図ｆに示すように徐
々にローレベルに変化しアドレスデコーダ２に印加され
る動作制御用の信号が第２図ｇに示すようにタイミング
Ｔ６においてローレベルに変化する。その結果、今まで
いずれかのメモリー３．４．５．６をセレクトし、停止
していたアドレスデコーダ２が完全に非動作状態になり
、すべてのチップセレクト信号ＳＢ、〜ＳＥ。
算処理装置１がその実行を停止し、タイミングＴ、にお
いてシステムオフ出力端子ＯＵＴの出力を第２図ｅに示
すようにローレベルに変化させる。そのため、抵抗Ｒ２
＋ コンデンサＣ２の出力側は第２図ｆに示すように徐
々にローレベルに変化しアドレスデコーダ２に印加され
る動作制御用の信号が第２図ｇに示すようにタイミング
Ｔ６においてローレベルに変化する。その結果、今まで
いずれかのメモリー３．４．５．６をセレクトし、停止
していたアドレスデコーダ２が完全に非動作状態になり
、すべてのチップセレクト信号ＳＢ、〜ＳＥ。
をローレベルにし、第３図りに示すように、いずれのメ
モリー３．４．５．６をもチップセレクトしない状態に
なる。したがって、この状態ではアドレスデコーダ２や
メモリー３．４．５．６によって消費される電力が著し
く少なくなり、バックアップ用の電池の寿命を著しく長
くすることができる。
モリー３．４．５．６をもチップセレクトしない状態に
なる。したがって、この状態ではアドレスデコーダ２や
メモリー３．４．５．６によって消費される電力が著し
く少なくなり、バックアップ用の電池の寿命を著しく長
くすることができる。
発明の効果
本発明は上記実施例より明らかなように電源スィッチを
オフしたとき、これを検知して一定時間経過後に中央処
理装置の動作を停止させると共に中央処理装置と各種メ
モリーとの間に接続されたアドレスデコーダを非動作状
態にするように構成したものであシ、シたがって、電源
スィッチをオフした状態では中央処理装置がその動作を
停止しているだけでなく、アドレスデコーダも完全に非
動作状態にあシ、すべてのメモリーがいずれもチップセ
レクトされていないことになり、全体としてその消費電
力が著しく少なくなるという利点を有する。そして、本
発明によれば単に中央処理装置より出力されるシステム
オフ出力信号をアドレスデコーダの動作制御端子に印加
し、アドレスデコーダをオン、オフ制御するだけで構成
することができ、全体としてその構成が比較的簡単であ
り、実用上きわめて有利であるという利点を有する。
オフしたとき、これを検知して一定時間経過後に中央処
理装置の動作を停止させると共に中央処理装置と各種メ
モリーとの間に接続されたアドレスデコーダを非動作状
態にするように構成したものであシ、シたがって、電源
スィッチをオフした状態では中央処理装置がその動作を
停止しているだけでなく、アドレスデコーダも完全に非
動作状態にあシ、すべてのメモリーがいずれもチップセ
レクトされていないことになり、全体としてその消費電
力が著しく少なくなるという利点を有する。そして、本
発明によれば単に中央処理装置より出力されるシステム
オフ出力信号をアドレスデコーダの動作制御端子に印加
し、アドレスデコーダをオン、オフ制御するだけで構成
することができ、全体としてその構成が比較的簡単であ
り、実用上きわめて有利であるという利点を有する。
第１図は本発明の端末装置における一実施例の概略構成
図、第２図は同装置の動作説明図である。 １・・・中央演算処理装置、２ ・アドレスデコーダ、
３、４．５．６ ・・メモリー、７，８．９・・バッフ
ァー、Ｓ ’Ｗ＋ −電源スインｆ、Ｒ，、Ｒ，２−！
抗、Ｃ，、Ｃ２コンデンサ。
図、第２図は同装置の動作説明図である。 １・・・中央演算処理装置、２ ・アドレスデコーダ、
３、４．５．６ ・・メモリー、７，８．９・・バッフ
ァー、Ｓ ’Ｗ＋ −電源スインｆ、Ｒ，、Ｒ，２−！
抗、Ｃ，、Ｃ２コンデンサ。
Claims (1)
- 中央演算処理装置と各種メモリーの間にアドレスデコー
ダを接続し、このアドレスデコーダによって上記メモリ
ーをチップセレクトするように構成すると共に、上記中
央演算処理装置に電源スィッチをオフしたとき、これを
検知して上記中央演算処理装置の動作を停止させ、シス
テムオフ出力端子に所定のシステムオフ出力信号を出力
させる手段を設け、このシステムオフ出力信号によって
上記アドレスデコーダを非動作状態にし、電源スイツチ
オフ時においては上記アドレスデコーダがいずれのメモ
リーをもチップセレクトしない′ように構成した端末装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002837A JPS60146313A (ja) | 1984-01-11 | 1984-01-11 | 端末装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002837A JPS60146313A (ja) | 1984-01-11 | 1984-01-11 | 端末装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60146313A true JPS60146313A (ja) | 1985-08-02 |
Family
ID=11540526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59002837A Pending JPS60146313A (ja) | 1984-01-11 | 1984-01-11 | 端末装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60146313A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245219A (ja) * | 1987-03-31 | 1988-10-12 | 東芝ライテック株式会社 | 電源装置 |
-
1984
- 1984-01-11 JP JP59002837A patent/JPS60146313A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245219A (ja) * | 1987-03-31 | 1988-10-12 | 東芝ライテック株式会社 | 電源装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59200327A (ja) | 周辺装置の制御方式 | |
| JPS6362010B2 (ja) | ||
| JPS62237557A (ja) | 二重化バス接続方式 | |
| US5915080A (en) | Reprogramming device of a flash memory | |
| JPS60146313A (ja) | 端末装置 | |
| JPH02101695A (ja) | Ｒａｍチップセレクト回路 | |
| JPS6259396B2 (ja) | ||
| JPS5854418A (ja) | 割込み処理方式 | |
| JPS6029141B2 (ja) | 結合装置 | |
| JP3463242B2 (ja) | データ処理回路 | |
| JP2517540Y2 (ja) | Ｉｃカード | |
| JPS6274139A (ja) | 情報デ−タ書込み制御装置 | |
| JP2740685B2 (ja) | 記憶装置のバックアップ回路 | |
| JPS59221897A (ja) | 半導体記憶装置 | |
| JP2809752B2 (ja) | メモリアクセス回路 | |
| JP2552316B2 (ja) | Ｃｍｏｓ半導体集積回路 | |
| JPH04160549A (ja) | パーソナルコンピュータシステム | |
| JPH01307854A (ja) | メモリ装置 | |
| JPS63116250A (ja) | メモリ制御回路 | |
| JPS60113392A (ja) | 半導体メモリ装置 | |
| JPS6278617A (ja) | 省電力ｍｐｕシステム | |
| JPS6359167B2 (ja) | ||
| JPS6155769A (ja) | バス制御方式 | |
| JPS6410367A (en) | Input and output control device | |
| JPS6344296U (ja) |