JPS63116250A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ制御回路に関し、特に主電源とバッテリ
電源とを備え、主電源のオフ中はバッテリによってデー
タを保護するシステムに好適な、メモリ制御回路に関す
る。

〔従来の技術〕

メモリのバックアップについては、例えば、１−ランジ
スタ技術Ｊ　ａｎ、１９８５第３章図３−１１．図３−
１２に記載されている如く、電源電圧変動検出部が基準
電圧からの変動を検出した場合、メモリ素子に対するチ
ップセレクト信号のみをオフ状態としており、アドレス
やライト信号に対しては特に制御は行わず、不定とする
ことが一般的であった。

〔発明が解決しようとする問題点〕

しかしながら、上記従来技術では、主電源とバッテリ・
バックアップ電源との切替わり時や、バッテリ・バック
アップ時にチップセレクト信号およびライｌへ信号にノ
イズが加わると、メモリに対して誤書込みが行われると
いう問題がある。

このことは、メモリに装置固有の情報を設定しておくよ
うな場合に、大きな問題となる。

また、バッテリ・バックアップ中のアドレスは確定して
いないため、このときに書込むデータを活用することが
できないという問題もある。

本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のメモリ制御回路における上述の如
き問題を解消し、主電源がオフの間は、メモリに対して
特定のアドレスを指定することにより、万一、誤書込み
が行われても、その影響を当該特定アドレスに限定する
ことによってメモリの信頼性を高めるようにしたメモリ
制御回路を提供することにある。

〔問題点を解決するための手段〕

本発明の上記目的は、主電源、バッテリ電源およびメモ
リを有するシステムにおいて、前記主電源がオフされた
ことを検出する主電源オフ検出部とアドレス切替え部と
を設けて、前記主電源オフ検出部が主電源のオフを検出
中は、前記アドレス切替え部から特定のアドレスを出力
する如く構成したことを特徴とするメモリ制御回路によ
って達成される。

〔作用〕

本発明においては、主電源の出力電圧が規定値以下であ
ると主電源がオフであると判断し、アドレス切替え部に
対して、特定のアドレスを出力するようにして、主電源
のオフを検出中は、当該特定アドレスに対してデータの
書込みを行う。

これにより、メモリに対し、万一誤書込みが行われても
、その影響を上記特定アドレスに限定できる。また、主
電源オフ中のアドレスが固定されていることを利用して
、主電源に切替わった後、当該アドレスにデータが書込
まれているか否かを判定し、主電源オフ中に書込み操作
がなされたか否かを調べることもできる。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は本発明の一実施例を示すメモリ制御回路を含む
システムのブロック構成図であり、図において、１は主
電源、２はバッテリ電源、３はメモリ制御回路、４はメ
モリ、５はデータ強制書込み部を示している。上記メモ
リ制御回路３は、主電源オフ検出部３１．アドレス切替
え部３２およびデータ保持制御部３３から構成されてい
る。

第２図に本実施例の動作のタイミングチャートを示した
。以下、第１図、第２図に従って、本実施例の動作を説
明する。

主電源１がオフの場合、メモリ４の電源ラインＶｃｃに
は、バッテリ電源２から給電される。このときのｖＣＣ
の電圧をＶＢＡＴとスル。

上述の電源オフ検出部３１はＶｃｃの電圧値を監視し、
Ｖｃｃの値とツェナダイオード３１Ｄの降下電圧値の差
を抵抗３１Ａ、３１Ｃで分割した値が、トランジスタ３
１Ｅがターンオンするためのペースエミッタ間電圧より
大きい場合は、Ｖｃｃ−ＯＦＦ信号はＩｔ　Ｌ　Ｉ＋レ
ベルとなり、トランジスタ３１Ｅがターンオンするため
のペースエミッタ間電圧より小さい場合はＶｃｃ−ＯＦ
Ｆ信号は“Ｈ”レベルとなる。

このようなＶ　ｃｃ−ＯＦＦ信号出力の変化するときの
閾値をｖＴ＋１とすると、該ｖＴ□は前記Ｖ［ｌＡＴよ
りは大きく、また、主電源がオンとなったときＶｃｃに
供給される電圧より小さくなるように設定する必要があ
る。

主電源１がオフの場合、主電源オフ検出部３１が出力す
るＶ　ｃｃ−ＯＦＦ信号は“Ｆｉｌ＋レベルとなるため
、上記アドレス切替え部３２のアドレス出力ＡＯ−ＡＮ
、データ保持制御部３３のチップセレクトで１およびメ
モリ書込み信号Ｗは、それぞれ、オア回路３２Ａ、３２
Ｂ、３３Ａおよび３３Ｂを経由してすべてＩＩ　ＨＩ＋
レベルとなる。

以上述べた如く、主電源オフの間は、メモリ４へのアド
レス出力は、ｕ　ＨＩ＋レベルに固定される。

従って、上記アドレス切替え部３２を構成するオア回路
：１２Ａ、３２Ｂ、・・・・の数を選定することにより
。

メモリ４のエリアを任意の比率でこの目的のために利用
することができる。

なお、このとき、前記データ強制書込み部５のスイッチ
ＳＷを動作させて、チップセレクト信号Ｃ著とメモリ書
込み信号Ｗとをｒｒ　１．　ｎレベルとすることにより
、」二記特定のアドレスに特定のデータを井込むか、あ
るいは、主電源オン中に書込んでおいた上記特定アドレ
スのデータ内容を破壊することができる。そこで、主電
源オン中に、」１記特定アドレスの内容を調べることに
よって、前記強制書込み部５のスイッチＳＷを動作させ
たか否かを調へることができる。

この応用としては、主電源がオフ時の操作をも含めて、
システムが予め定められた手順で操作されたか否かを調
べることができるので、正しい手順で操作された場合の
みシステｌＮを動作開始させることも可能であり、誤操
作防止や機密保持に有効な手段となる。

また主電源がオンの場合には、前記主電源オフ検出部３
１が出力するＶｃｃ−ＯＦＦ信号はＩＩ　Ｌ　Ｉ＋レベ
ルとなるため、前記アドレス出力ＡＯ−ＡＮ、データ保
持制御部３３のチップセレクＩ−信号“Ｃ３′およびメ
モリ書込み信号出力Ｗは、マイクロコンピュータ等から
の出力信号（図の信号ＡＯ〜ＡＮ、てＳ、Ｗ）が有効と
なる。これにより、主電源オン時には、通常のメモリ４
への書込み、メモリ４からの読出し動作が実行可能であ
る。

〔発明の効果〕

以上速入た如く、本発明によれば、主電源、バッテリ電
源およびメモリを有するシステムにおいて、前記主電源
がオフされたことを検出する主電源オフ検出部とアドレ
ス切替え部とを設けて、前記主電源オフ検出部が主電源
のオフを検出中は、前記アドレス切替え部から特定のア
ドレスを出力する如く構成したので、主電源がオフの間
は、メモリに対して特定のアドレスを指定することによ
り、万一、誤書込みが行われても、その影響を当該特定
アドレスに限定することによってメモリの信頼性を高め
るようにしたメモリ制御回路を実現できるという顕著な
効果を奏するものである。

また、主電源オフ中に特定のアドレスに、スイッチ操作
等によりデータの書込みを可能とした場合には、主電源
オン後にその内容を判定することしこよって、主電源が
オフ中の操作をも含めて、操作の検証を行うことができ
、システムの誤操作防止や機密保持にも有効である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すメモリ制御回路を含む
システムのブロック構成図、第２図は実施例の動作のタ
イミングチャートである。 １：主電源、２：バッテリ電源、３：メモリ制御回路、
４：メモリ、５：データ強制書込み部、３１：主電源オ
フ検出部、３２ニアドレス切替え部、３３：データ保持
制御部。 第　　　　　１　　　　図 つ

Claims (1)

【特許請求の範囲】
1. １、主電源、バッテリ電源およびメモリを有するシステ
   ムにおいて、前記主電源がオフされたことを検出する主
   電源オフ検出部とアドレス切替え部とを設けて、前記主
   電源オフ検出部が主電源のオフを検出中は、前記アドレ
   ス切替え部から特定のアドレスを出力する如く構成した
   ことを特徴とするメモリ制御回路。