JPS60238922A - マイクロプロセツサのリセツト信号発生回路 - Google Patents
マイクロプロセツサのリセツト信号発生回路Info
- Publication number
- JPS60238922A JPS60238922A JP59094309A JP9430984A JPS60238922A JP S60238922 A JPS60238922 A JP S60238922A JP 59094309 A JP59094309 A JP 59094309A JP 9430984 A JP9430984 A JP 9430984A JP S60238922 A JPS60238922 A JP S60238922A
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- JP
- Japan
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- signal
- voltage
- reset signal
- power failure
- output
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、無停電メモリに書き込み中に交流電源が断た
れても、その書舞込みが終了するまでＯＰＵがリセット
されないようにしたマイクロプロセッサのリセット信号
発生回路に関する。
れても、その書舞込みが終了するまでＯＰＵがリセット
されないようにしたマイクロプロセッサのリセット信号
発生回路に関する。
従来のマイクロプロセッサのリセット信号発生回路とし
て、例えば、第１図に示すものがあり、ＲＯＭに格納さ
れたプログラムに従って処理を実行するＯＰＵ １を中
核とするマイクロプロセッサシステムに１交流電源の出
力を整流ならびに定電圧化して得た直流電圧Ｖｃｃ（例
えば５Ｖ）が基準電圧（例えば、４．２Ｖ）以下になっ
九と色に出力電圧をオフにする停電検出回路１０の出力
信号をリセット信号として用いるものがある。
て、例えば、第１図に示すものがあり、ＲＯＭに格納さ
れたプログラムに従って処理を実行するＯＰＵ １を中
核とするマイクロプロセッサシステムに１交流電源の出
力を整流ならびに定電圧化して得た直流電圧Ｖｃｃ（例
えば５Ｖ）が基準電圧（例えば、４．２Ｖ）以下になっ
九と色に出力電圧をオフにする停電検出回路１０の出力
信号をリセット信号として用いるものがある。
マイクロプロセッサシステムは、０ＰＵ１にデータバス
２及びアドレスバス３を介して接続され、電源オフ時で
マーザブログ２ム及びデータ（２） を保存するスタッチク型のＲＡＭ ４ （ＮＶＭ ：不
揮発性メモリ）及びアドレスバスを介してＲＡＭ ４の
使用領域を指定するアドレスデコーダ５が接続される。
２及びアドレスバス３を介して接続され、電源オフ時で
マーザブログ２ム及びデータ（２） を保存するスタッチク型のＲＡＭ ４ （ＮＶＭ ：不
揮発性メモリ）及びアドレスバスを介してＲＡＭ ４の
使用領域を指定するアドレスデコーダ５が接続される。
アドレスデコーダ５のチップセレクト信号は、ＲＡＭ４
のチップセレクト端子Ｏ８に印加されると共にゲート６
の一方の入力信号となる。ゲート６は、ＲＡＭ４に書き
込み許可信号ＷＥ（ライトイネーブル）を与えるための
もので、ＣＰＵ１よす出力されるＷＲ倍信号データバス
が出力状態にあることを示す信号）とアドレスデコーダ
５のチップセレクト信号の論理積をとシ、２人力が共に
ローであるときに出力をローレベルにし、ＷＥ倍信号発
生する。ＲＡＭ ４に対する電源供給は、直流電圧ＶＣ
Ｃが正常に出力されているときに停電検出回路１０より
出力されるハイレベル電圧をベース電圧とするトランジ
スタ７を介してＶｃｃＡＥｌｄｉＡ ％停電検出回路１
０よ〕出力される電圧がローレベルになると、ダイオー
ド８を介してバッテリ９（乾電池、リチウム電池等）の
電圧が供給される。尚、ダイオード８は、トランジスタ
７より出力される電流がバッテリ９に流れるのを防止す
るために挿入される。
のチップセレクト端子Ｏ８に印加されると共にゲート６
の一方の入力信号となる。ゲート６は、ＲＡＭ４に書き
込み許可信号ＷＥ（ライトイネーブル）を与えるための
もので、ＣＰＵ１よす出力されるＷＲ倍信号データバス
が出力状態にあることを示す信号）とアドレスデコーダ
５のチップセレクト信号の論理積をとシ、２人力が共に
ローであるときに出力をローレベルにし、ＷＥ倍信号発
生する。ＲＡＭ ４に対する電源供給は、直流電圧ＶＣ
Ｃが正常に出力されているときに停電検出回路１０より
出力されるハイレベル電圧をベース電圧とするトランジ
スタ７を介してＶｃｃＡＥｌｄｉＡ ％停電検出回路１
０よ〕出力される電圧がローレベルになると、ダイオー
ド８を介してバッテリ９（乾電池、リチウム電池等）の
電圧が供給される。尚、ダイオード８は、トランジスタ
７より出力される電流がバッテリ９に流れるのを防止す
るために挿入される。
停電検出回路１０は、直流電圧ＶＣＣが反転端子に印加
される比較器１１と、比較器１１０反転端子と非反転端
子間に接続される抵抗１２と、比較器１１の非反転端子
と接地間に接続され、非反転端子電圧をツェナー電圧ｖ
２に保つツェナーダイオード１３（ｖｃｃの値よシ低い
ツェナー゛電圧のもの）とよシ構成される。
される比較器１１と、比較器１１０反転端子と非反転端
子間に接続される抵抗１２と、比較器１１の非反転端子
と接地間に接続され、非反転端子電圧をツェナー電圧ｖ
２に保つツェナーダイオード１３（ｖｃｃの値よシ低い
ツェナー゛電圧のもの）とよシ構成される。
以上の構成において、通常時には、Ｖｃｃが規定の電圧
を出力しており、抵抗１２を介してツェナーダイオード
１３に電流が流れる。これによシ比較器１１の非反転端
子と接地間の電圧はツェナー電圧■２に保、た−１れ１
反転端子にはＶｃｃの電圧が印加され、比較器１１はｖ
ｃｃ＞ｖ２の状態にあって、ハイレベルの電圧を出力し
ている。
を出力しており、抵抗１２を介してツェナーダイオード
１３に電流が流れる。これによシ比較器１１の非反転端
子と接地間の電圧はツェナー電圧■２に保、た−１れ１
反転端子にはＶｃｃの電圧が印加され、比較器１１はｖ
ｃｃ＞ｖ２の状態にあって、ハイレベルの電圧を出力し
ている。
この比較器１１より出力される電圧によって、トランジ
スタ７はオンし、コレクタとエミッタを導通状態にし、
はぼＶｃｃ、の電圧がＲＡＭ４の電源端子（ＶＤＤ ）
に供給される。この状態でＯＰＵ １よシＷＲ信号が出
力され、かつアドレスデコーダ５よりチップセレクト信
号（ローレベル）が出力されると、ゲート６の出力信号
はローレベルとなり、ＲＡＭ４０Ｒ／Ｗ端子に書き込み
許可信号ＷＥが与えれら、データバス２のデータがＩ’
ＬＡＭ ４に書き込まれる。書き込みが終了すると、０
ＰＵＩのＷＲ倍信号ハイレベルに転じ、これによってゲ
ート６の出力信号もハイレベルとなり、ＲＡＭ４の書き
込みが禁止される。
スタ７はオンし、コレクタとエミッタを導通状態にし、
はぼＶｃｃ、の電圧がＲＡＭ４の電源端子（ＶＤＤ ）
に供給される。この状態でＯＰＵ １よシＷＲ信号が出
力され、かつアドレスデコーダ５よりチップセレクト信
号（ローレベル）が出力されると、ゲート６の出力信号
はローレベルとなり、ＲＡＭ４０Ｒ／Ｗ端子に書き込み
許可信号ＷＥが与えれら、データバス２のデータがＩ’
ＬＡＭ ４に書き込まれる。書き込みが終了すると、０
ＰＵＩのＷＲ倍信号ハイレベルに転じ、これによってゲ
ート６の出力信号もハイレベルとなり、ＲＡＭ４の書き
込みが禁止される。
一方、交流電源がシステムの動作中に停電によシ或いは
オペレータの故意によシ断たれると、ｖｃｃは急速に低
下を始め、比較器１１０両入力端子間の電位差が無くな
シ、出力信号はローレベルに転する。これによってトラ
ンジスタ７はオフになり、ダイオード８に印加されてい
九■ｏ、の電圧が消失すると同時にダイオード８を介し
てバッテリ９の電圧がＲＡＭ４の電源端子ｖＤｎに供給
され、引き続救メモリの使用、即ち、書き込まれたデー
タが保存される。また、比較器１１の出力はＯＰＵ １
のリセット端子（ＲＥ８ＢＴ）に接続されており、比較
器１１の出力信号がローレベルになるとＲＢ８ＢＴ信号
が生成され、ＯＰＵ １は初期状態にセットされ、プロ
グラムカウンタが０にクリ゛アされる。
オペレータの故意によシ断たれると、ｖｃｃは急速に低
下を始め、比較器１１０両入力端子間の電位差が無くな
シ、出力信号はローレベルに転する。これによってトラ
ンジスタ７はオフになり、ダイオード８に印加されてい
九■ｏ、の電圧が消失すると同時にダイオード８を介し
てバッテリ９の電圧がＲＡＭ４の電源端子ｖＤｎに供給
され、引き続救メモリの使用、即ち、書き込まれたデー
タが保存される。また、比較器１１の出力はＯＰＵ １
のリセット端子（ＲＥ８ＢＴ）に接続されており、比較
器１１の出力信号がローレベルになるとＲＢ８ＢＴ信号
が生成され、ＯＰＵ １は初期状態にセットされ、プロ
グラムカウンタが０にクリ゛アされる。
しかし、従来のマイクロプロセッサのリセット信号発生
回路にあっては、停電検知信号とＯＰＵのリセット信号
とが兼用されておｆｉ、ＲＡＭにデータが書き込み中か
否かにかかわらずＯＰＵがリセットされるため、ＲＡＭ
へデータ書き込み中にＯＰＵがリセットされるとＲＡＭ
への書自込みが不完全になシ、誤ったデータが記憶され
る恐れがある。
回路にあっては、停電検知信号とＯＰＵのリセット信号
とが兼用されておｆｉ、ＲＡＭにデータが書き込み中か
否かにかかわらずＯＰＵがリセットされるため、ＲＡＭ
へデータ書き込み中にＯＰＵがリセットされるとＲＡＭ
への書自込みが不完全になシ、誤ったデータが記憶され
る恐れがある。
〔問題点を解決するための手段及び作用〕本発明は、書
き込み信号の有効期間中に交流電源が断たれてＯＰＵが
リセットされることによセットがＯＰＵに印加されない
ようにしたマイクロプロセッサのリセット信号発生回路
を提供するものである。
き込み信号の有効期間中に交流電源が断たれてＯＰＵが
リセットされることによセットがＯＰＵに印加されない
ようにしたマイクロプロセッサのリセット信号発生回路
を提供するものである。
以下、本発明によるマイクロプロセッサのリセット信号
発生回路を詳細に説明する。
発生回路を詳細に説明する。
第２図は本発明の一実施例を示し、第１図と同一の部分
は同一の引用数字で示したもので重複する説明は省略す
るが、ＲＡＭ４に印加されるＷＥ信号電圧と比較器１１
の出力電圧との論理をとってリセット信号を生成するリ
セット信号発生部２０Ｖ！Ｘ設けたものである。
は同一の引用数字で示したもので重複する説明は省略す
るが、ＲＡＭ４に印加されるＷＥ信号電圧と比較器１１
の出力電圧との論理をとってリセット信号を生成するリ
セット信号発生部２０Ｖ！Ｘ設けたものである。
リセット信号発生部２０は、ゲート６の出力信号を反転
出力するインバータ２１と、インバータ２１の出力信号
電圧と比較器１１の出力信号電圧ｖＭとの論理積をとっ
てＯＰＵ ｌ用のリセット信号（ＲＢＳＢＴ）を生成す
るゲート２２とよシ構成される。
出力するインバータ２１と、インバータ２１の出力信号
電圧と比較器１１の出力信号電圧ｖＭとの論理積をとっ
てＯＰＵ ｌ用のリセット信号（ＲＢＳＢＴ）を生成す
るゲート２２とよシ構成される。
以上の構成において、全体の動作説明は重複するので省
略するが、ＲＥＳＥＴ信号発生の動作を第３図のタイム
チャートに基づいて説明する。
略するが、ＲＥＳＥＴ信号発生の動作を第３図のタイム
チャートに基づいて説明する。
停電事故等が発生する以前の時刻ｔ１にＯＰＵ １よシ
ＷＲ信号が送出されておシ、時刻ｔ２において停電事故
等が発生したとする。時刻ｔ１よりｗＥ信号がＲＡＭ
４に印加され、ＲＡＭ４へのデータ書き込みが開始され
る。時刻ｔ２に於て停電事故等が発生すると、電圧■ｃ
ｃは急速に下が）始め、ｖｃｃがツェナー電圧■２と一
致する時刻ｔ３において、−比較器１１よシ停電検知信
号ｖＭが発生する。
ＷＲ信号が送出されておシ、時刻ｔ２において停電事故
等が発生したとする。時刻ｔ１よりｗＥ信号がＲＡＭ
４に印加され、ＲＡＭ４へのデータ書き込みが開始され
る。時刻ｔ２に於て停電事故等が発生すると、電圧■ｃ
ｃは急速に下が）始め、ｖｃｃがツェナー電圧■２と一
致する時刻ｔ３において、−比較器１１よシ停電検知信
号ｖＭが発生する。
この電圧ｖＭによってトランジスタ７はオフにされ、Ｒ
ＡＭ ４への電源供給がバッテリ９に切替えられる。一
方、ゲート６よシ出力されるローレベル信号は、インバ
ータ２１で反転され、ハイレベル信号となってゲート２
２の一方の入力端子に印加される。しかし、ゲート２２
の他方の入力端子に印加されている電圧■工は、時刻１
３時点まではハイレベル、時刻ｔ３以後はローレベルに
あるため、ゲート２２の論理積条件は成立せず、該ゲー
トの出力はハイレベルにある。信号発生期間が４５０
ｎ８であるＯＰＵ １よシのＷＲ倍信号、バックアップ
電源に切替え後の時刻ｔ４においてオフにされると、ゲ
ート６の出力はハイレベルになシ、これによってインバ
ータ２１の出力はローレベルになる結果、ゲート２２の
両入力端子は共にローレベルとなる。
ＡＭ ４への電源供給がバッテリ９に切替えられる。一
方、ゲート６よシ出力されるローレベル信号は、インバ
ータ２１で反転され、ハイレベル信号となってゲート２
２の一方の入力端子に印加される。しかし、ゲート２２
の他方の入力端子に印加されている電圧■工は、時刻１
３時点まではハイレベル、時刻ｔ３以後はローレベルに
あるため、ゲート２２の論理積条件は成立せず、該ゲー
トの出力はハイレベルにある。信号発生期間が４５０
ｎ８であるＯＰＵ １よシのＷＲ倍信号、バックアップ
電源に切替え後の時刻ｔ４においてオフにされると、ゲ
ート６の出力はハイレベルになシ、これによってインバ
ータ２１の出力はローレベルになる結果、ゲート２２の
両入力端子は共にローレベルとなる。
これによってゲート２２はアンド論理が成立し、ＯＰＵ
１のリセット端子にＲＥＳ］ｌｉｉ’ｌ’信号を印加
する。電源部の容量を適当に選ぶことによってｖｃｃが
ｖ８を過ぎ、０ＰＵＩの動作が保証される約３ｖに至る
までに１００ｍ８程度の時間がある。一方、ＷＲ倍信号
発生時間は４５０ ｎ８程度であシ、０ＰＵＩの動作可
能時間（１００＋ｎＳ）内にＲＡＭ４への書き込みを終
了させることができる。０ＰＵ１はリセット信号を受け
付けると、プログラムカウンタをクリアし、次にＲＵＮ
状態にされた際に、プログラムを０番地から７．タート
できるようにセットする。
１のリセット端子にＲＥＳ］ｌｉｉ’ｌ’信号を印加
する。電源部の容量を適当に選ぶことによってｖｃｃが
ｖ８を過ぎ、０ＰＵＩの動作が保証される約３ｖに至る
までに１００ｍ８程度の時間がある。一方、ＷＲ倍信号
発生時間は４５０ ｎ８程度であシ、０ＰＵＩの動作可
能時間（１００＋ｎＳ）内にＲＡＭ４への書き込みを終
了させることができる。０ＰＵ１はリセット信号を受け
付けると、プログラムカウンタをクリアし、次にＲＵＮ
状態にされた際に、プログラムを０番地から７．タート
できるようにセットする。
以上説明した通り、本発明のマイクロプロセッサのリセ
ット信号発生回路によれば、書き込み信号（ＷＲ）の有
効期間中におけるＣＰＵ １へ（９） の停電検出信号に依存するリセット信号の供給を禁止す
るようにしたため、無停電メモリーに書き込みパルスが
完全に与えられ、書き込みデータを保証することができ
る。
ット信号発生回路によれば、書き込み信号（ＷＲ）の有
効期間中におけるＣＰＵ １へ（９） の停電検出信号に依存するリセット信号の供給を禁止す
るようにしたため、無停電メモリーに書き込みパルスが
完全に与えられ、書き込みデータを保証することができ
る。
第１図は従来のマイクロプロセッサのリセット発生回路
の回路図、第２図は本発明の一実施例を示す回路図、第
３図は第２図の実施例のタイムチャート。 符号の説明 １・・・ＯＰＵ 、・・ ２・・・データバス、３・・
・アドレスバス、４・・Ｐ ＲＡＭ （ＮＶＭ ） 、
５・・・アドレスデコーダ、６．２１・・・ゲート、
７・・・トランジスタ、８・・・ダイオード、９・・・
バッテリ、１０・・・停電検出回路、１１・・・比較器
、１２・・・抵抗、 １３・・・ツェナーダイオード、
２０・・・リセット信号発生部、２１・・・インバータ
。 （１０） 第１図 第２図 第３図
の回路図、第２図は本発明の一実施例を示す回路図、第
３図は第２図の実施例のタイムチャート。 符号の説明 １・・・ＯＰＵ 、・・ ２・・・データバス、３・・
・アドレスバス、４・・Ｐ ＲＡＭ （ＮＶＭ ） 、
５・・・アドレスデコーダ、６．２１・・・ゲート、
７・・・トランジスタ、８・・・ダイオード、９・・・
バッテリ、１０・・・停電検出回路、１１・・・比較器
、１２・・・抵抗、 １３・・・ツェナーダイオード、
２０・・・リセット信号発生部、２１・・・インバータ
。 （１０） 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 システムの中核を成してプログラムに従った処理を実行
するＯＰＵ 、該ＯＰＵによって管理されると共にシス
テム用電源遮断時に電源供給がバッテリに切替えられる
ＲＡＭ、及び前記システム用電源のオフ状態を検出し、
前記ＲＡＭの電源をバッテリに切替えるための指令を切
替部に出力する停電検出回路の各々を含んで構成されて
いるマイクロプロセッサシステムにおいて、２イトイネ
一ブル信号と前記停電検出回路よシ出力される指令との
論理をとシ、書き込み信号の有効期間完了と共にリセッ
ト信号を前記ＯＰＵに出力するリセット信号発生部を設
けたことを特徴とするマイクロプロセッサのリセット信
号発生回路。 （１）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094309A JPS60238922A (ja) | 1984-05-11 | 1984-05-11 | マイクロプロセツサのリセツト信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094309A JPS60238922A (ja) | 1984-05-11 | 1984-05-11 | マイクロプロセツサのリセツト信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60238922A true JPS60238922A (ja) | 1985-11-27 |
Family
ID=14106674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094309A Pending JPS60238922A (ja) | 1984-05-11 | 1984-05-11 | マイクロプロセツサのリセツト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60238922A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256013A (ja) * | 1986-04-28 | 1987-11-07 | Mitsubishi Electric Corp | オ−トリセツト回路 |
| JPH02139613A (ja) * | 1988-11-21 | 1990-05-29 | Nippon Motoroola Kk | 低電圧阻止制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5331703A (en) * | 1976-09-07 | 1978-03-25 | Allis Chalmers | Process for gasifying coal by using rotary kiln |
| JPS57195395A (en) * | 1981-05-26 | 1982-12-01 | Nec Corp | Memory backup method for power failure |
-
1984
- 1984-05-11 JP JP59094309A patent/JPS60238922A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5331703A (en) * | 1976-09-07 | 1978-03-25 | Allis Chalmers | Process for gasifying coal by using rotary kiln |
| JPS57195395A (en) * | 1981-05-26 | 1982-12-01 | Nec Corp | Memory backup method for power failure |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256013A (ja) * | 1986-04-28 | 1987-11-07 | Mitsubishi Electric Corp | オ−トリセツト回路 |
| JPH02139613A (ja) * | 1988-11-21 | 1990-05-29 | Nippon Motoroola Kk | 低電圧阻止制御装置 |
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