JPH022165B2 - - Google Patents
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- JPH022165B2 JPH022165B2 JP58124493A JP12449383A JPH022165B2 JP H022165 B2 JPH022165 B2 JP H022165B2 JP 58124493 A JP58124493 A JP 58124493A JP 12449383 A JP12449383 A JP 12449383A JP H022165 B2 JPH022165 B2 JP H022165B2
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- JP
- Japan
- Prior art keywords
- circuit
- cpu
- voltage
- reset
- schmitt circuit
- Prior art date
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- Expired - Lifetime
Links
- 230000010355 oscillation Effects 0.000 description 9
- 101100339482 Colletotrichum orbiculare (strain 104-T / ATCC 96160 / CBS 514.97 / LARS 414 / MAFF 240422) HOG1 gene Proteins 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000002265 prevention Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 244000145845 chattering Species 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】
この発明はCPU（Central Processor Unit：中
央制御装置）のリセツト回路に関するものであ
り、特にバツクアツプのコントロール端子やクロ
ツク発振器のストツプ・モードの無いCPUにお
いて、電源開閉時の正常動作を確保すべくしたリ
セツト回路を提供するものである。
央制御装置）のリセツト回路に関するものであ
り、特にバツクアツプのコントロール端子やクロ
ツク発振器のストツプ・モードの無いCPUにお
いて、電源開閉時の正常動作を確保すべくしたリ
セツト回路を提供するものである。
CPU内部のRAM（Random Access Memory）
の記憶内容を電源停止時にも保持するバツクアツ
プ電池との切替およびクロツク発振の開始と停止
の正常なタイミングは次の如くである。動作の開
始は (1) バツクアツプ電池VBから動作電源VDDに切替
える。
の記憶内容を電源停止時にも保持するバツクアツ
プ電池との切替およびクロツク発振の開始と停止
の正常なタイミングは次の如くである。動作の開
始は (1) バツクアツプ電池VBから動作電源VDDに切替
える。
(2) クロツク発振を開始する。
(3) リセツト信号が解除になる（電圧が加わる）
動作停止時にはこの逆で、
(1) リセツト信号がLOWレベルになりリセツト
状態になる。
状態になる。
(2) クロツク発振が停止する。
(3) VDDからバツクアツプのVBに切替わる。
の順序を守らないと、CPUは誤動作したりRAM
の記憶内容を破壊する恐れがある。そこで最近の
CPUにはバツクアツプのコントロール端子やク
ロツク発振のストツプモードを備えていて、
CPU自体で動作のタイミングを整えているもの
もあるが、依然として外部でタイミングを設定す
る必要のあるCPUも少なくないものである。
の記憶内容を破壊する恐れがある。そこで最近の
CPUにはバツクアツプのコントロール端子やク
ロツク発振のストツプモードを備えていて、
CPU自体で動作のタイミングを整えているもの
もあるが、依然として外部でタイミングを設定す
る必要のあるCPUも少なくないものである。
本発明はそのような目的に適するCPUのリセ
ツト回路であつて、バツクアツプ電池により動作
電源停止時のメモリ・データを保持するCPU回
路において、電源供給電圧をツエナ・ダイオード
と抵抗にて分圧した抵抗端電圧をシユミツト回路
のトリガ入力に加え、該シユミツト回路の出力と
CPUのクロツク発振器のOSC１端子間に接続し
たスイツチング・ダイオードを該シユミツト回路
の動作時に逆バイアスすることによりクロツク発
振器を動作させると共に、シユミツト回路の出力
電圧を抵抗で分圧してCPUのリセツト端子に印
加することにより、電源開閉時の正常動作を確保
すべくしたCPUのリセツト回路である。
ツト回路であつて、バツクアツプ電池により動作
電源停止時のメモリ・データを保持するCPU回
路において、電源供給電圧をツエナ・ダイオード
と抵抗にて分圧した抵抗端電圧をシユミツト回路
のトリガ入力に加え、該シユミツト回路の出力と
CPUのクロツク発振器のOSC１端子間に接続し
たスイツチング・ダイオードを該シユミツト回路
の動作時に逆バイアスすることによりクロツク発
振器を動作させると共に、シユミツト回路の出力
電圧を抵抗で分圧してCPUのリセツト端子に印
加することにより、電源開閉時の正常動作を確保
すべくしたCPUのリセツト回路である。
第１図について本発明のリセツト回路の実施例
の詳細と、その動作を説明する。CPU１の電源
端子VDにはロジツク・レベルの電源VDDより逆流
防止ダイオード２を通して接続し、バツクアツプ
電池VBは別の逆流防止ダイオードを通して同じ
くCPUのVDに接続してある。通常VDDは5V程度
であり、VBはそれより低く3V程度であるから、
動作時にはダイオード３には逆バイアスが掛かつ
ていてVBは無関係である。動作停止時または事
故のためにVDDがゼロまたはVB以下に低下する
と、ダイオード２は逆バイアス、ダイオード３を
通してVBがCPUのVDD端子に供給される。その際
にCPUが活きているとVBは餘分な電力を消耗す
るし、誤動作の可能性もあるので、CPUの
RESETは必ずON状態でクロツクは停止してい
なければならない。VDDは通常供給電源VCCより
定電圧回路４を経て供給されるが、大きな電圧変
動を生じない限り単なる電圧降下回路でもさしつ
かえない。
の詳細と、その動作を説明する。CPU１の電源
端子VDにはロジツク・レベルの電源VDDより逆流
防止ダイオード２を通して接続し、バツクアツプ
電池VBは別の逆流防止ダイオードを通して同じ
くCPUのVDに接続してある。通常VDDは5V程度
であり、VBはそれより低く3V程度であるから、
動作時にはダイオード３には逆バイアスが掛かつ
ていてVBは無関係である。動作停止時または事
故のためにVDDがゼロまたはVB以下に低下する
と、ダイオード２は逆バイアス、ダイオード３を
通してVBがCPUのVDD端子に供給される。その際
にCPUが活きているとVBは餘分な電力を消耗す
るし、誤動作の可能性もあるので、CPUの
RESETは必ずON状態でクロツクは停止してい
なければならない。VDDは通常供給電源VCCより
定電圧回路４を経て供給されるが、大きな電圧変
動を生じない限り単なる電圧降下回路でもさしつ
かえない。
供給電源はスイツチ５を通して回路４およびリ
セツト回路に供給する。リセツト回路はVCCをツ
エナ・ダイオード６と抵抗７で分圧した抵抗７端
の電圧をトランジスタ８１と８２で構成したシユ
ミツト回路８の入力８ａに加え、その出力８ｂと
CPU１のクロツク発振器端子（OSC１とOSC２
の間に発振水晶片９を入れてクロツク発振器を形
成している）OSC１との間にスイツチング・ダ
イオード１０を入れ、また出力８ｂを抵抗１１と
１２で分圧してCPUのRESET端子に接続してい
る。
セツト回路に供給する。リセツト回路はVCCをツ
エナ・ダイオード６と抵抗７で分圧した抵抗７端
の電圧をトランジスタ８１と８２で構成したシユ
ミツト回路８の入力８ａに加え、その出力８ｂと
CPU１のクロツク発振器端子（OSC１とOSC２
の間に発振水晶片９を入れてクロツク発振器を形
成している）OSC１との間にスイツチング・ダ
イオード１０を入れ、また出力８ｂを抵抗１１と
１２で分圧してCPUのRESET端子に接続してい
る。
第２図は第１図回路の電源スイツチ５を投入お
よび開放時の回路各部の電圧変化の前後関係を明
確にするために時間軸を極度に拡大して画いたも
のである。上段から電源電圧VCC、シユミツト回
路出力電圧８ｂ、クロツク発振、リセツト電圧
ERSCPUの電源電圧VDの変化状態を示しており、
電源スイツチの投入時には次の順序で動作する。
よび開放時の回路各部の電圧変化の前後関係を明
確にするために時間軸を極度に拡大して画いたも
のである。上段から電源電圧VCC、シユミツト回
路出力電圧８ｂ、クロツク発振、リセツト電圧
ERSCPUの電源電圧VDの変化状態を示しており、
電源スイツチの投入時には次の順序で動作する。
(1) スイツチ投入以前にはVDはほぼVBである。
(2) スイツチを入れてVDDがVBを越えるとCPUの
電源はVDDに切り替わる。
電源はVDDに切り替わる。
(3) シユミツト回路８のトリガ入力の電源側に入
れたツエナ・ダイオードのツエナ電圧EZより
VCCが低い間は抵抗７には電流が流れず、電圧
降下が生じないから８ａはゼロ電位であり、シ
ユミツト回路の出力８ｂもほぼゼロ電位であ
る。VCCがEZを越えるとダイオード６は導通し
て８ａに正の電圧が加わる。そして８ａはほぼ
VCC―EZで一定するから、このレベルをシユミ
ツト回路８のトリガレベルより高く取つておけ
ばVCCが多少変動してもトリガ動作に影響する
ことは無いものである。この部分の変化状態を
第３図に別記して置く。
れたツエナ・ダイオードのツエナ電圧EZより
VCCが低い間は抵抗７には電流が流れず、電圧
降下が生じないから８ａはゼロ電位であり、シ
ユミツト回路の出力８ｂもほぼゼロ電位であ
る。VCCがEZを越えるとダイオード６は導通し
て８ａに正の電圧が加わる。そして８ａはほぼ
VCC―EZで一定するから、このレベルをシユミ
ツト回路８のトリガレベルより高く取つておけ
ばVCCが多少変動してもトリガ動作に影響する
ことは無いものである。この部分の変化状態を
第３図に別記して置く。
(4) シユミツト回路８の入力電圧８ａがトリガレ
ベルを越えると、出力電圧８ｂは反転してVCC
レベルとなる。８ｂが低レベルの状態ではクロ
ツク発振器のOSC１端子がダイオード１０を
通してほぼアース電位であり、クロツク発振は
停止しているが、８ｂがVDを越える電位とな
るとダイオード１０は逆バイアスされて開放状
態となり、クロツク発振を開始する。この際に
パスコン１３と抵抗８３との充電時定数により
８ｂのビルドアツプ時間が延びるから、電源の
切替には十分餘裕がある。
ベルを越えると、出力電圧８ｂは反転してVCC
レベルとなる。８ｂが低レベルの状態ではクロ
ツク発振器のOSC１端子がダイオード１０を
通してほぼアース電位であり、クロツク発振は
停止しているが、８ｂがVDを越える電位とな
るとダイオード１０は逆バイアスされて開放状
態となり、クロツク発振を開始する。この際に
パスコン１３と抵抗８３との充電時定数により
８ｂのビルドアツプ時間が延びるから、電源の
切替には十分餘裕がある。
なお、この時はリセツト状態となつており、
CPUは充分リセツトがかかり待機している。
CPUは充分リセツトがかかり待機している。
(5) 次に８ｂを抵抗１１と１２で分圧したERSが
スレツシユホールドを越えるとCPUはリセツ
トがとかれて作業を開始する。
スレツシユホールドを越えるとCPUはリセツ
トがとかれて作業を開始する。
以上を要約するとCPUの電源投入時には、先
づVDはバツクアツプ電源から動作電源に切り替
り、次にクロツク発振がスタートしてから作業開
始のリセツトが掛かるから、電源投入時に生じ勝
ちな誤動作や暴走の恐れが無い。次に電源開放時
には (1) リセツトがかかり、動作を停止する。
づVDはバツクアツプ電源から動作電源に切り替
り、次にクロツク発振がスタートしてから作業開
始のリセツトが掛かるから、電源投入時に生じ勝
ちな誤動作や暴走の恐れが無い。次に電源開放時
には (1) リセツトがかかり、動作を停止する。
(2) クロツク発振が停止する。
(3) CPU電源VDがバツクアツプ電源と切替る。
の順序を守るから、CPUの保持するメモリ内容
を損つたり誤つて消去する恐れがないものであ
る。
を損つたり誤つて消去する恐れがないものであ
る。
さらに本発明においてはCPUのリセツト信号
回路にシユミツト回路を設置することにより、ト
リガ動作を明確にし、またそのヒステリシス特性
を利用して、万一トリガレベル付近での入力電圧
のユレがあつてもリセツト電圧のチヤタリング現
象を防止する効果がある。
回路にシユミツト回路を設置することにより、ト
リガ動作を明確にし、またそのヒステリシス特性
を利用して、万一トリガレベル付近での入力電圧
のユレがあつてもリセツト電圧のチヤタリング現
象を防止する効果がある。
第１図は本発明の実施回路例、第２図は電源投
入および開放時における第１図回路各部の動作関
係を示し、第３図は特にシユミツト回路入力部の
動作詳細図である。 １…CPU、２，３，１０…スイツチ・ダイオ
ード、６…ツエナ・ダイオード、７，１１，１
２，８３…抵抗、８…シユミツト回路。
入および開放時における第１図回路各部の動作関
係を示し、第３図は特にシユミツト回路入力部の
動作詳細図である。 １…CPU、２，３，１０…スイツチ・ダイオ
ード、６…ツエナ・ダイオード、７，１１，１
２，８３…抵抗、８…シユミツト回路。
Claims (1)
- １ バツクアツプ電池により動作電源停止時のメ
モリ・データを保持するCPU回路において、電
源供給電圧をツエナ・ダイオードと抵抗にて分圧
した抵抗端電圧をシユミツト回路のトリガ入力に
加え、該シユミツト回路の出力とCPUのクロツ
ク発振器の端子間に接続したスイツチング・ダイ
オードを該シユミツト回路の動作時に逆バイアス
することによりクロツク発振器を動作させると共
に、シユミツト回路の出力電圧を抵抗で分圧して
CPUのリセツト端子に印加することにより、電
源開閉時の正常動作を確保することを特徴とする
リセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124493A JPS6017521A (ja) | 1983-07-08 | 1983-07-08 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124493A JPS6017521A (ja) | 1983-07-08 | 1983-07-08 | リセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6017521A JPS6017521A (ja) | 1985-01-29 |
| JPH022165B2 true JPH022165B2 (ja) | 1990-01-17 |
Family
ID=14886862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58124493A Granted JPS6017521A (ja) | 1983-07-08 | 1983-07-08 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017521A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2541585B2 (ja) * | 1987-11-18 | 1996-10-09 | 富士通株式会社 | リセット信号発生回路 |
| JPH0644148A (ja) * | 1993-04-19 | 1994-02-18 | Mitsumi Electric Co Ltd | メモリバックアップ回路 |
| US10128831B1 (en) * | 2017-02-06 | 2018-11-13 | Juniper Networks, Inc. | Apparatus, system, and method for ensuring reliable initialization conditions in response to external reset signals |
-
1983
- 1983-07-08 JP JP58124493A patent/JPS6017521A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6017521A (ja) | 1985-01-29 |
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