JPH0644148A - メモリバックアップ回路 - Google Patents
メモリバックアップ回路Info
- Publication number
- JPH0644148A JPH0644148A JP5091623A JP9162393A JPH0644148A JP H0644148 A JPH0644148 A JP H0644148A JP 5091623 A JP5091623 A JP 5091623A JP 9162393 A JP9162393 A JP 9162393A JP H0644148 A JPH0644148 A JP H0644148A
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- JP
- Japan
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- memory
- power supply
- voltage
- main power
- circuit
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Abstract
(57)【要約】
【目的】 主電源の切断時に補助電源に切替わり、メモ
リをバックアップするメモリバックアップ回路に関し、
主電源と補助電源との切換をチャタリングなく行えるメ
モリバックアップ回路を提供することを目的とする。 【構成】 主電源の電圧レベルを電圧検出回路３により
検出し、検出電圧レベルに応じてトランジスタＱ1 を制
御してメモリ２と主電源との接続を制御する。このと
き、電圧検出回路３により検出レベル付近での変動を吸
収し、主電源と補助電源との切換わり時にチャタリング
を発生させない構成とする。
リをバックアップするメモリバックアップ回路に関し、
主電源と補助電源との切換をチャタリングなく行えるメ
モリバックアップ回路を提供することを目的とする。 【構成】 主電源の電圧レベルを電圧検出回路３により
検出し、検出電圧レベルに応じてトランジスタＱ1 を制
御してメモリ２と主電源との接続を制御する。このと
き、電圧検出回路３により検出レベル付近での変動を吸
収し、主電源と補助電源との切換わり時にチャタリング
を発生させない構成とする。
Description
【０００１】
【産業上の利用分野】本発明はメモリバックアップ回路
に係り、特に、主電源の切断時に補助電源に切替わり、
メモリをバックアップするメモリバックアップ回路に関
する。
に係り、特に、主電源の切断時に補助電源に切替わり、
メモリをバックアップするメモリバックアップ回路に関
する。
【０００２】
【従来の技術】コンピュータ等の外部記憶媒体としてＩ
Ｃ（集積回路）メモリをカードに搭載したＩＣメモリカ
ードなるものがある。
Ｃ（集積回路）メモリをカードに搭載したＩＣメモリカ
ードなるものがある。
【０００３】ＩＣメモリカードのうちＩＣメモリにＳ−
ＲＡＭ（スタティックＲＡＭ）を用いたものはデータの
読出し及び書込みが行なえる。Ｓ−ＲＡＭを用いたＩＣ
メモリカードではＩＣメモリカード内に記憶されたデー
タの読出し／書込みを行なう装置に接続されたときには
装置本体より電源が供給され、動作する。また、装置本
体よりＩＣメモリカードを取り出したときにはＩＣメモ
リカード内に内蔵された電池より電源が供給されＩＣメ
モリ内のデータを保持している。
ＲＡＭ（スタティックＲＡＭ）を用いたものはデータの
読出し及び書込みが行なえる。Ｓ−ＲＡＭを用いたＩＣ
メモリカードではＩＣメモリカード内に記憶されたデー
タの読出し／書込みを行なう装置に接続されたときには
装置本体より電源が供給され、動作する。また、装置本
体よりＩＣメモリカードを取り出したときにはＩＣメモ
リカード内に内蔵された電池より電源が供給されＩＣメ
モリ内のデータを保持している。
【０００４】ＩＣメモリカードを装置本体より取り出し
た状態では電池の消費電力を少なくするため、読み出し
／書込み不可能な低消費電力モードに切替わる。
た状態では電池の消費電力を少なくするため、読み出し
／書込み不可能な低消費電力モードに切替わる。
【０００５】電源及びモードの切換えを行なうためにＩ
Ｃメモリカードにはバックアップ回路が設けられてい
る。
Ｃメモリカードにはバックアップ回路が設けられてい
る。
【０００６】従来のバックアップ回路は装置本体から供
給される電源（主電源）のレベルを検出し、主電源レベ
ルがＩＣメモリを正常に動作させることができる一定レ
ベル以下となるとＩＣメモリカードに内蔵された電池に
切換えると共にＩＣメモリを低消費電力モードに切換え
るための制御信号を出力していた。このようなバックア
ップ回路として特開昭５７−１００５２０号が提案され
ている。
給される電源（主電源）のレベルを検出し、主電源レベ
ルがＩＣメモリを正常に動作させることができる一定レ
ベル以下となるとＩＣメモリカードに内蔵された電池に
切換えると共にＩＣメモリを低消費電力モードに切換え
るための制御信号を出力していた。このようなバックア
ップ回路として特開昭５７−１００５２０号が提案され
ている。
【０００７】
【発明が解決しようとする課題】しかるに、特開昭５７
−１００５２０号では主電源の電圧がバッテリの出力電
圧より低下すると、メモリへの供給電圧がバッテリに切
換わる。メモリへの供給電源がバッテリに切換わると主
電源の消費電流がなくなるので電圧が上昇する。主電源
の電圧が上昇するとメモリへの供給電源は主電源に切換
わる。メモリへの供給電源が主電源に切換わると主電源
の消費電流が増大し、主電源の電圧は再び低下し、メモ
リへの供給電源は再びバッテリに切換わってしまい、メ
モリへの供給電源が主電源とバッテリとで交互に切換わ
ってしまい、メモリを安定動作させることができない等
の問題点があった。
−１００５２０号では主電源の電圧がバッテリの出力電
圧より低下すると、メモリへの供給電圧がバッテリに切
換わる。メモリへの供給電源がバッテリに切換わると主
電源の消費電流がなくなるので電圧が上昇する。主電源
の電圧が上昇するとメモリへの供給電源は主電源に切換
わる。メモリへの供給電源が主電源に切換わると主電源
の消費電流が増大し、主電源の電圧は再び低下し、メモ
リへの供給電源は再びバッテリに切換わってしまい、メ
モリへの供給電源が主電源とバッテリとで交互に切換わ
ってしまい、メモリを安定動作させることができない等
の問題点があった。
【０００８】本発明は上記の点に鑑みてなされたもの
で、主電源と補助電源との切換をチャタリングなく制御
するメモリバックアップ回路を提供することを目的とす
る。
で、主電源と補助電源との切換をチャタリングなく制御
するメモリバックアップ回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明は、メモリに動作
電圧を供給する主電源の電圧レベルが低下したときに補
助電源に切換え、該メモリをバックアップするメモリバ
ックアップ回路において、前記主電源の電圧レベルが供
給され、電圧レベルと所定の電圧レベルとの大小を比較
し、該電圧レベルと該所定の電圧レベルとの大小に応じ
た検出信号を出力する電圧検出手段と、前記主電源と前
記メモリとの間に設けられ、前記電圧検出手段からの検
出信号に応じてオン／オフし、前記主電源と前記メモリ
との接続を制御するスイッチング素子とを具備してな
る。
電圧を供給する主電源の電圧レベルが低下したときに補
助電源に切換え、該メモリをバックアップするメモリバ
ックアップ回路において、前記主電源の電圧レベルが供
給され、電圧レベルと所定の電圧レベルとの大小を比較
し、該電圧レベルと該所定の電圧レベルとの大小に応じ
た検出信号を出力する電圧検出手段と、前記主電源と前
記メモリとの間に設けられ、前記電圧検出手段からの検
出信号に応じてオン／オフし、前記主電源と前記メモリ
との接続を制御するスイッチング素子とを具備してな
る。
【００１０】
【作用】主電源は電圧検出手段によりその電圧レベルが
検出され、スイッチング素子がオン／オフし、メモリと
の接続が制御される。
検出され、スイッチング素子がオン／オフし、メモリと
の接続が制御される。
【００１１】このとき、主電源の電圧レベルは電圧検出
手段の検出電圧付近で変動しても電圧検出手段で吸収さ
れスイッチング素子はスイッチング制御されない。
手段の検出電圧付近で変動しても電圧検出手段で吸収さ
れスイッチング素子はスイッチング制御されない。
【００１２】このため、主電源と補助電源との切換わり
にチャタリングが生じず、メモリを安定動作させること
ができる。
にチャタリングが生じず、メモリを安定動作させること
ができる。
【００１３】
【実施例】図１は本発明の一実施例のブロック図を示
す。１はメモリバックアップ回路、２はバックアップを
必要とするメモリを示す。メモリ２はＳ−ＲＡＭ（Stat
ic Ramdam Access Memory ）で、データの読み出し、書
込みが可能なメモリである。メモリ２は電源端子ＶDDに
電圧が印加されていれば、データは保持される。データ
の読み出し及び書込みは通常モード及びバックアップモ
ードを切換えるモード切換端子ＣS のレベルがハイレベ
ルのときに可能となる。
す。１はメモリバックアップ回路、２はバックアップを
必要とするメモリを示す。メモリ２はＳ−ＲＡＭ（Stat
ic Ramdam Access Memory ）で、データの読み出し、書
込みが可能なメモリである。メモリ２は電源端子ＶDDに
電圧が印加されていれば、データは保持される。データ
の読み出し及び書込みは通常モード及びバックアップモ
ードを切換えるモード切換端子ＣS のレベルがハイレベ
ルのときに可能となる。
【００１４】メモリバックアップ回路１は電源切換回路
１ａ、電圧検出回路１ｂ、充放電回路１ｃ、制御信号生
成回路１ｄよりなる。
１ａ、電圧検出回路１ｂ、充放電回路１ｃ、制御信号生
成回路１ｄよりなる。
【００１５】電源切換回路１ａは電圧検出回路３、ＰＮ
ＰトランジスタＱ1 、ショットキーダイオードＤS より
なる。電圧検出回路３は主電源端子４より電圧が印加さ
れ、印加電圧が３．３Ｖ以上となるとその出力がローレ
ベルとなり、３．３Ｖ未満ではハイレベルとなる。ＰＮ
ＰトランジスタＱ1 はエミッタが電源端子４に接続さ
れ、ベースが電圧検出回路３の出力に接続され、電圧検
出回路３の出力に応じてオン・オフする。このとき、電
圧検出回路３はヒステリシス特性を有し、このヒステリ
シス特性により主電源の電圧ＶCCが電圧検出回路３の検
出電圧が３．３Ｖ付近で変動しても主電源の電圧ＶCCが
一旦低下した後、再び電圧検出回路３の検出電圧レベル
１０（３．３Ｖ）よりわずかに上昇しても、電圧検出回
路３の出力はハイレベルに保持されたままで、主電源は
メモリ２には供給されることはない。このため、主電源
の電圧レベルが検出電圧レベル（３．３Ｖ）付近で変動
しても、その変動は吸収され変動に応じてメモリ２に供
給される電源が主電源とバッテリ８とであわただしく切
換わるようなことはなくなる。
ＰトランジスタＱ1 、ショットキーダイオードＤS より
なる。電圧検出回路３は主電源端子４より電圧が印加さ
れ、印加電圧が３．３Ｖ以上となるとその出力がローレ
ベルとなり、３．３Ｖ未満ではハイレベルとなる。ＰＮ
ＰトランジスタＱ1 はエミッタが電源端子４に接続さ
れ、ベースが電圧検出回路３の出力に接続され、電圧検
出回路３の出力に応じてオン・オフする。このとき、電
圧検出回路３はヒステリシス特性を有し、このヒステリ
シス特性により主電源の電圧ＶCCが電圧検出回路３の検
出電圧が３．３Ｖ付近で変動しても主電源の電圧ＶCCが
一旦低下した後、再び電圧検出回路３の検出電圧レベル
１０（３．３Ｖ）よりわずかに上昇しても、電圧検出回
路３の出力はハイレベルに保持されたままで、主電源は
メモリ２には供給されることはない。このため、主電源
の電圧レベルが検出電圧レベル（３．３Ｖ）付近で変動
しても、その変動は吸収され変動に応じてメモリ２に供
給される電源が主電源とバッテリ８とであわただしく切
換わるようなことはなくなる。
【００１６】ショットキーダイオードＤS はそのカソー
ドがＰＮＰトランジスタＱ1 のコレクタに接続され、ア
ノードは、電流制限用抵抗Ｒを介して補助電源であるバ
ッテリ８に接続される。また、ショットキーダイオード
ＤS とＰＮＰトランジスタＱ 1 のコレクタとの接続点は
メモリ２の電源端子ＶDDに接続される。なお、抵抗Ｒは
ショットキーダイオードＤS がショート破壊したときに
バッテリ８へ流入する電流を制限し、発火、爆発の危険
を防止している。また、ショットキーダイオードＤS を
バッテリ８の切換手段として用いることによりショット
キーダイオードＤS は順方向電圧ＶF が０．２Ｖと低い
ため、バッテリ８の電圧ロスを最小限とすることがで
き、バッテリ８の使用効率を向上させることができる。
ドがＰＮＰトランジスタＱ1 のコレクタに接続され、ア
ノードは、電流制限用抵抗Ｒを介して補助電源であるバ
ッテリ８に接続される。また、ショットキーダイオード
ＤS とＰＮＰトランジスタＱ 1 のコレクタとの接続点は
メモリ２の電源端子ＶDDに接続される。なお、抵抗Ｒは
ショットキーダイオードＤS がショート破壊したときに
バッテリ８へ流入する電流を制限し、発火、爆発の危険
を防止している。また、ショットキーダイオードＤS を
バッテリ８の切換手段として用いることによりショット
キーダイオードＤS は順方向電圧ＶF が０．２Ｖと低い
ため、バッテリ８の電圧ロスを最小限とすることがで
き、バッテリ８の使用効率を向上させることができる。
【００１７】電圧検出回路１ｂは主電源端子４と接続さ
れ、主電源の電圧レベルが４．２Ｖ以下であればその出
力は接地に短絡され、４．２Ｖ以上であればその出力は
開放状態とされる。
れ、主電源の電圧レベルが４．２Ｖ以下であればその出
力は接地に短絡され、４．２Ｖ以上であればその出力は
開放状態とされる。
【００１８】充放電回路１ｃは定電流源６とコンデンサ
Ｃとよりなり、定電流源６は主電源端子４と電圧検出回
路１ｂの出力間に接続され、コンデンサＣは電圧検出回
路１ｂの出力と接地間に接続される。コンデンサＣは主
電流源６から供給される電流により充電され、電圧検出
回路１ｂの出力状態により、その充放電が制御される。
Ｃとよりなり、定電流源６は主電源端子４と電圧検出回
路１ｂの出力間に接続され、コンデンサＣは電圧検出回
路１ｂの出力と接地間に接続される。コンデンサＣは主
電流源６から供給される電流により充電され、電圧検出
回路１ｂの出力状態により、その充放電が制御される。
【００１９】制御信号生成回路１ｄは波形整形回路５、
ＮＰＮトランジスタＱ2 、定電流源７よりなる。波形整
形回路５には充放電回路１ｃの定電流６とコンデンサＣ
との接続点が接続され、波形整形回路５はコンデンサＣ
の充放電波形を所定のスレッショルドレベルと比較して
スレッショルドレベル以下ではハイレベル、スレッショ
ルドレベル以上でローレベルとなるパルス波形を形成す
る。
ＮＰＮトランジスタＱ2 、定電流源７よりなる。波形整
形回路５には充放電回路１ｃの定電流６とコンデンサＣ
との接続点が接続され、波形整形回路５はコンデンサＣ
の充放電波形を所定のスレッショルドレベルと比較して
スレッショルドレベル以下ではハイレベル、スレッショ
ルドレベル以上でローレベルとなるパルス波形を形成す
る。
【００２０】波形整形回路５の出力はＮＰＮトランジス
タＱ2 のベースに接続される。ＮＰＮトランジスタＱ2
のコレクタは定電流源７を介して主電源端子４に接続さ
れると共にメモリ２の制御端子２ａに接続され、エミッ
タは接地される。
タＱ2 のベースに接続される。ＮＰＮトランジスタＱ2
のコレクタは定電流源７を介して主電源端子４に接続さ
れると共にメモリ２の制御端子２ａに接続され、エミッ
タは接地される。
【００２１】次に回路の動作について説明する。主電源
端子４に電源電圧ＶCCが印加されていないときには電圧
検出回路３の出力はハイレベルとなるため、ＰＮＰトラ
ンジスタＱ1 はオフとなり、また、ショットキーダイオ
ードＤS はオンとなる。このため、メモリ２にはバッテ
リ８より電力が供給される。このときメモリ２のモード
切換端子ＣS はローレベルとなり、メモリ２はデータの
読み出し及び書込みが不可能となり、この状態をバック
アップモードという。
端子４に電源電圧ＶCCが印加されていないときには電圧
検出回路３の出力はハイレベルとなるため、ＰＮＰトラ
ンジスタＱ1 はオフとなり、また、ショットキーダイオ
ードＤS はオンとなる。このため、メモリ２にはバッテ
リ８より電力が供給される。このときメモリ２のモード
切換端子ＣS はローレベルとなり、メモリ２はデータの
読み出し及び書込みが不可能となり、この状態をバック
アップモードという。
【００２２】この状態より、主電源端子４に電源電圧Ｖ
CCが印加され、電源電圧ＶCCが３．３Ｖ以上になると、
電圧検出回路３がこれを検出して、この出力がハイレベ
ルからローレベルとなる。このため、トランジスタＱ1
がオンし、これに伴ってショットキーダイオードＤS が
オフし、メモリ２には主電源端子４より電源電圧ＶCCが
印加され、バッテリ８は消耗されず、この状態を通常モ
ードという。
CCが印加され、電源電圧ＶCCが３．３Ｖ以上になると、
電圧検出回路３がこれを検出して、この出力がハイレベ
ルからローレベルとなる。このため、トランジスタＱ1
がオンし、これに伴ってショットキーダイオードＤS が
オフし、メモリ２には主電源端子４より電源電圧ＶCCが
印加され、バッテリ８は消耗されず、この状態を通常モ
ードという。
【００２３】また、主電源電圧ＶCCが立ち上がる際に電
圧検出回路１ｂが電源電圧ＶCCを検出していて、電源電
圧ＶCCが４．２Ｖ以下のときには電圧検出回路１ｂの出
力は短絡状態により、コンデンサＣは充電されずしたが
って、波形整形回路５の出力はハイレベルとなり、トラ
ンジスタＱ2 はオンとなり、メモリ２のモード切換端子
ＣS はローレベルのままでデータの入出力はできない。
圧検出回路１ｂが電源電圧ＶCCを検出していて、電源電
圧ＶCCが４．２Ｖ以下のときには電圧検出回路１ｂの出
力は短絡状態により、コンデンサＣは充電されずしたが
って、波形整形回路５の出力はハイレベルとなり、トラ
ンジスタＱ2 はオンとなり、メモリ２のモード切換端子
ＣS はローレベルのままでデータの入出力はできない。
【００２４】電源電圧ＶCCが上昇し、４．２Ｖ以上にな
ると、電圧検出回路１ｂの出力は開放状態となり、コン
デンサＣは定電流源６により充電される。これにより波
形整形回路５の入力信号レベルが徐々に上昇する。波形
整形回路５は入力信号レベルがスレッショルドレベルを
越えるとその出力をハイレベルからローレベルにする。
このため、トランジスタＱ2 がオフして、メモリ２のモ
ード切換端子ＣS がハイレベルとなり、メモリ２はデー
タの読み出し、及び書込みが可能となる。
ると、電圧検出回路１ｂの出力は開放状態となり、コン
デンサＣは定電流源６により充電される。これにより波
形整形回路５の入力信号レベルが徐々に上昇する。波形
整形回路５は入力信号レベルがスレッショルドレベルを
越えるとその出力をハイレベルからローレベルにする。
このため、トランジスタＱ2 がオフして、メモリ２のモ
ード切換端子ＣS がハイレベルとなり、メモリ２はデー
タの読み出し、及び書込みが可能となる。
【００２５】本実施例の回路をＩＣメモリカードに使用
した場合、ＩＣメモリカードのリーダ・ライタでは常に
電源が入った状態でＩＣメモリカードに抜き差しが行な
われるため、電源電圧ＶCCに図２（Ａ）に示すようにチ
ャタリングが生じやすい。本実施例の回路では、電源電
圧ＶCCで生じるチャタリングをコンデンサＣで吸収で
き、コンデンサＣに生じる電圧は図２（Ｃ）に示すよう
にチャタリングが吸収された波形となるため、その制御
出力としては図２（Ｄ）に示すようにチャタリングのな
い信号が得られる。このため、メモリ２のデータがＩＣ
メモリカードに抜き差しにより生じるチャタリングによ
る影響を受け変化してしまうことがなくなる。また、図
２（Ｂ）にはメモリ２の電源端子ＶDDの印加電圧を示
す。図に示すようにメモリ２には電圧検出回路３の検出
電圧３．３Ｖ以上のときには主電源の電圧５Ｖからトラ
ンジスタＱの電圧ロス分０．２Ｖを差し引いた電圧４．
８Ｖが印加され、３．３Ｖ未満のときにはバッテリ８の
出力電圧３ＶからショットキーダイオードＤS の順方向
電圧０．２Ｖを差し引いた２．８Ｖが印加される。
した場合、ＩＣメモリカードのリーダ・ライタでは常に
電源が入った状態でＩＣメモリカードに抜き差しが行な
われるため、電源電圧ＶCCに図２（Ａ）に示すようにチ
ャタリングが生じやすい。本実施例の回路では、電源電
圧ＶCCで生じるチャタリングをコンデンサＣで吸収で
き、コンデンサＣに生じる電圧は図２（Ｃ）に示すよう
にチャタリングが吸収された波形となるため、その制御
出力としては図２（Ｄ）に示すようにチャタリングのな
い信号が得られる。このため、メモリ２のデータがＩＣ
メモリカードに抜き差しにより生じるチャタリングによ
る影響を受け変化してしまうことがなくなる。また、図
２（Ｂ）にはメモリ２の電源端子ＶDDの印加電圧を示
す。図に示すようにメモリ２には電圧検出回路３の検出
電圧３．３Ｖ以上のときには主電源の電圧５Ｖからトラ
ンジスタＱの電圧ロス分０．２Ｖを差し引いた電圧４．
８Ｖが印加され、３．３Ｖ未満のときにはバッテリ８の
出力電圧３ＶからショットキーダイオードＤS の順方向
電圧０．２Ｖを差し引いた２．８Ｖが印加される。
【００２６】なお、本発明はＩＣメモリカードのメモリ
バックアップ回路に限ることはなく電源電圧にチャタリ
ングが生じやすいメモリのメモリバックアップ回路とし
て用いることができる。
バックアップ回路に限ることはなく電源電圧にチャタリ
ングが生じやすいメモリのメモリバックアップ回路とし
て用いることができる。
【００２７】さらに、メモリの種類もＳ−ＲＡＭに限る
ことはない。
ことはない。
【００２８】
【発明の効果】上述の如く、本発明によれば、主電源の
電圧レベルを電圧検出手段により検出し、検出信号に応
じてスイッチング素子をスイッチング制御し、メモリと
主電源との接続制御を行なうため、主電源の電圧レベル
が電圧検出手段の検出レベル付近で若干変動しても、電
圧検出手段で、これを吸収して、主電源と補助電源との
切換わりにチャタリングが生じにくくなり、メモリを安
定動作させることができる等の特長を有する。
電圧レベルを電圧検出手段により検出し、検出信号に応
じてスイッチング素子をスイッチング制御し、メモリと
主電源との接続制御を行なうため、主電源の電圧レベル
が電圧検出手段の検出レベル付近で若干変動しても、電
圧検出手段で、これを吸収して、主電源と補助電源との
切換わりにチャタリングが生じにくくなり、メモリを安
定動作させることができる等の特長を有する。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の一実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
１ メモリバックアップ回路 １ａ 電源切換回路 １ｂ 電圧検出回路 １ｃ 充放電回路 １ｄ 制御信号生成回路 ２ メモリ ８ バッテリ
Claims (1)
- 【請求項１】 メモリに動作電圧を供給する主電源の電
圧レベルが低下したときに補助電源に切換え、該メモリ
をバックアップするメモリバックアップ回路において、 前記主電源の電圧レベルが供給され、電圧レベルと所定
の電圧レベルとの大小を比較し、該電圧レベルと該所定
の電圧レベルとの大小に応じた検出信号を出力する電圧
検出手段と、 前記主電源と前記メモリとの間に設けられ、前記電圧検
出手段からの検出信号に応じてオン／オフし、前記主電
源と前記メモリとの接続を制御するスイッチング素子と
を具備することを特徴とするメモリバックアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091623A JPH0644148A (ja) | 1993-04-19 | 1993-04-19 | メモリバックアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091623A JPH0644148A (ja) | 1993-04-19 | 1993-04-19 | メモリバックアップ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2086627A Division JPH03286215A (ja) | 1990-03-30 | 1990-03-30 | メモリバックアップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644148A true JPH0644148A (ja) | 1994-02-18 |
Family
ID=14031697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5091623A Pending JPH0644148A (ja) | 1993-04-19 | 1993-04-19 | メモリバックアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644148A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017521A (ja) * | 1983-07-08 | 1985-01-29 | Yaesu Musen Co Ltd | リセツト回路 |
| JPH01128110A (ja) * | 1987-11-12 | 1989-05-19 | Mitsubishi Electric Corp | メモリカード |
-
1993
- 1993-04-19 JP JP5091623A patent/JPH0644148A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017521A (ja) * | 1983-07-08 | 1985-01-29 | Yaesu Musen Co Ltd | リセツト回路 |
| JPH01128110A (ja) * | 1987-11-12 | 1989-05-19 | Mitsubishi Electric Corp | メモリカード |
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