JPH1078834A - 電源電圧検出回路及びそれを具備したｉｃカード - Google Patents
電源電圧検出回路及びそれを具備したｉｃカードInfo
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- JPH1078834A JPH1078834A JP8234560A JP23456096A JPH1078834A JP H1078834 A JPH1078834 A JP H1078834A JP 8234560 A JP8234560 A JP 8234560A JP 23456096 A JP23456096 A JP 23456096A JP H1078834 A JPH1078834 A JP H1078834A
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Abstract
(57)【要約】
【解決手段】スタティックＲＡＭメモリーカードで用い
られるような主電源入力端子と、主電源切断時に補助的
な電源を供給するための補助電源入力端子とを有する回
路において、主電源の投入を検出し検出信号を出力する
パワーオンリセット回路１０７、パワーオンリセット回
路からの検出信号入力時に補助電源の電圧を検出し検出
信号を出力する電源電圧検出回路１０８、補助電源電圧
検出結果を入力信号としパワーオンリセット回路からの
検出信号をクロックとして入力信号を保持するフリップ
フロップ回路１０９、１１０によって構成される。 【効果】補助電源電圧を監視する電圧検出回路を、主電
源投入時の短期間のみ動作させ、その検出結果を主電源
切断時まで保持することにより、主電源接続時、常時補
助電源電圧を監視する従来の電圧検出回路に比して検出
動作に要する消費電流を著しく減少させることができ
る。
られるような主電源入力端子と、主電源切断時に補助的
な電源を供給するための補助電源入力端子とを有する回
路において、主電源の投入を検出し検出信号を出力する
パワーオンリセット回路１０７、パワーオンリセット回
路からの検出信号入力時に補助電源の電圧を検出し検出
信号を出力する電源電圧検出回路１０８、補助電源電圧
検出結果を入力信号としパワーオンリセット回路からの
検出信号をクロックとして入力信号を保持するフリップ
フロップ回路１０９、１１０によって構成される。 【効果】補助電源電圧を監視する電圧検出回路を、主電
源投入時の短期間のみ動作させ、その検出結果を主電源
切断時まで保持することにより、主電源接続時、常時補
助電源電圧を監視する従来の電圧検出回路に比して検出
動作に要する消費電流を著しく減少させることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、主電源入力端子
と、主電源切断時に補助的な電源を供給するための補助
電源入力端子とを有する回路において、補助電源電圧を
検出する電源電圧検出回路に関する。
と、主電源切断時に補助的な電源を供給するための補助
電源入力端子とを有する回路において、補助電源電圧を
検出する電源電圧検出回路に関する。
【０００２】
【従来の技術】従来の電源電圧検出回路を図２で説明す
る。図２は電源電圧検出回路をスタティクＲＡＭメモリ
ーバックアップ電池の電圧検出に用いた場合の例であ
る。電源供給端子ＶＯ（２０３）はスタティックＲＡＭ
（２０８）の電源端子に接続され、主電源（バッテリー
１）入力端子ＶＢ１（２０１）、または補助電源（バッ
テリー２）入力端子ＶＢ２（２０２）のいずれかが電源
切替回路（２０６）により接続される。具体的には、主
電源（バッテリー１）入力端子ＶＢ１（２０１）の電圧
が一定の電圧レベル以下（電源切断時）の場合に補助電
源（バッテリー２）入力端子ＶＢ２（２０２）が電源供
給端子ＶＯ（２０３）に接続される。また、電源切替回
路（２０６）のＳＷ出力は、電源供給端子ＶＯ（２０
３）に主電源（バッテリー１）入力端子ＶＢ１（２０
１）が接続される場合は”Ｈ”、補助電源（バッテリー
２）入力端子ＶＢ２（２０２）が接続される場合は”
Ｌ”となる。電源電圧検出回路（２０７）はＥＮ入力
が”Ｈ”の場合のみ、すなわち、電源供給端子ＶＯ（２
０３）に主電源（バッテリー１）入力端子ＶＢ１（２０
１）が接続されている間のみ動作する。
る。図２は電源電圧検出回路をスタティクＲＡＭメモリ
ーバックアップ電池の電圧検出に用いた場合の例であ
る。電源供給端子ＶＯ（２０３）はスタティックＲＡＭ
（２０８）の電源端子に接続され、主電源（バッテリー
１）入力端子ＶＢ１（２０１）、または補助電源（バッ
テリー２）入力端子ＶＢ２（２０２）のいずれかが電源
切替回路（２０６）により接続される。具体的には、主
電源（バッテリー１）入力端子ＶＢ１（２０１）の電圧
が一定の電圧レベル以下（電源切断時）の場合に補助電
源（バッテリー２）入力端子ＶＢ２（２０２）が電源供
給端子ＶＯ（２０３）に接続される。また、電源切替回
路（２０６）のＳＷ出力は、電源供給端子ＶＯ（２０
３）に主電源（バッテリー１）入力端子ＶＢ１（２０
１）が接続される場合は”Ｈ”、補助電源（バッテリー
２）入力端子ＶＢ２（２０２）が接続される場合は”
Ｌ”となる。電源電圧検出回路（２０７）はＥＮ入力
が”Ｈ”の場合のみ、すなわち、電源供給端子ＶＯ（２
０３）に主電源（バッテリー１）入力端子ＶＢ１（２０
１）が接続されている間のみ動作する。
【０００３】補助電源（バッテリー２）入力端子ＶＢ２
（２０２）の電圧は、電源電圧検出回路（２０７）によ
って監視され、検出結果が補助電源電圧検出１出力端子
ＶＤＥＴ１（２０４）、および補助電源電圧検出２出力
端子ＶＤＥＴ２（２０５）に出力される。具体的には、
スタティックＲＡＭのデータ保持に十分な電圧をＶＶＤ
ＥＴ１、スタティックＲＡＭのデータ保証下限電圧をＶ
ＶＤＥＴ２としたとき、補助電源（バッテリー２）入力
端子ＶＢ２（２０２）の電圧ＶＶＢ２がＶＶＤＥＴ１以
上であれば、補助電源電圧検出１出力端子ＶＤＥＴ１
（２０４）および補助電源電圧検出２出力端子ＶＤＥＴ
２（２０５）のレベルはともに”Ｈ”となる。また、補
助電源（バッテリー２）入力端子ＶＢ２（２０２）の電
圧ＶＶＢ２がＶＶＤＥＴ２以上ＶＶＤＥＴ１以下の場
合、補助電源電圧検出１出力端子ＶＤＥＴ１（２０４）
のレベルは”Ｌ”、補助電源電圧検出２出力端子ＶＤＥ
Ｔ２（２０５）のレベルは”Ｈ”となる。さらに、補助
電源（バッテリー２）ＶＢ２入力端子（２０２）の電圧
ＶＶＢ２がＶＶＤＥＴ２以下の場合、補助電源電圧検出
１出力端子ＶＤＥＴ１（２０４）および補助電源電圧検
出２出力端子ＶＤＥＴ２（２０５）のレベルはともに”
Ｌ”となる。
（２０２）の電圧は、電源電圧検出回路（２０７）によ
って監視され、検出結果が補助電源電圧検出１出力端子
ＶＤＥＴ１（２０４）、および補助電源電圧検出２出力
端子ＶＤＥＴ２（２０５）に出力される。具体的には、
スタティックＲＡＭのデータ保持に十分な電圧をＶＶＤ
ＥＴ１、スタティックＲＡＭのデータ保証下限電圧をＶ
ＶＤＥＴ２としたとき、補助電源（バッテリー２）入力
端子ＶＢ２（２０２）の電圧ＶＶＢ２がＶＶＤＥＴ１以
上であれば、補助電源電圧検出１出力端子ＶＤＥＴ１
（２０４）および補助電源電圧検出２出力端子ＶＤＥＴ
２（２０５）のレベルはともに”Ｈ”となる。また、補
助電源（バッテリー２）入力端子ＶＢ２（２０２）の電
圧ＶＶＢ２がＶＶＤＥＴ２以上ＶＶＤＥＴ１以下の場
合、補助電源電圧検出１出力端子ＶＤＥＴ１（２０４）
のレベルは”Ｌ”、補助電源電圧検出２出力端子ＶＤＥ
Ｔ２（２０５）のレベルは”Ｈ”となる。さらに、補助
電源（バッテリー２）ＶＢ２入力端子（２０２）の電圧
ＶＶＢ２がＶＶＤＥＴ２以下の場合、補助電源電圧検出
１出力端子ＶＤＥＴ１（２０４）および補助電源電圧検
出２出力端子ＶＤＥＴ２（２０５）のレベルはともに”
Ｌ”となる。
【０００４】電源電圧検出回路（２０７）の構成例を図
１（ｂ）に示す。電圧検出抵抗１（１２５）、電圧検出
抵抗２（１２６）、電圧検出抵抗３（１２７）により検
出電圧が設定される。検出電圧ＶＶＤＥＴ１，ＶＶＤＥ
Ｔ２は、 ＶＶＤＥＴ１=｛（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ
３）｝×ＶＲＥＦ ＶＶＤＥＴ２=｛（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ３｝×ＶＲ
ＥＦ となる。本回路の動作時には、電圧検出器１（１３
０），電圧検出器２（１３１）の動作電流Ｉ２（主電源
側）、電圧検出抵抗１（１２５），電圧検出抵抗２（１
２６），電圧検出抵抗３（１２７）の検出電流Ｉ１（補
助電源側）が消費される。
１（ｂ）に示す。電圧検出抵抗１（１２５）、電圧検出
抵抗２（１２６）、電圧検出抵抗３（１２７）により検
出電圧が設定される。検出電圧ＶＶＤＥＴ１，ＶＶＤＥ
Ｔ２は、 ＶＶＤＥＴ１=｛（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ
３）｝×ＶＲＥＦ ＶＶＤＥＴ２=｛（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ３｝×ＶＲ
ＥＦ となる。本回路の動作時には、電圧検出器１（１３
０），電圧検出器２（１３１）の動作電流Ｉ２（主電源
側）、電圧検出抵抗１（１２５），電圧検出抵抗２（１
２６），電圧検出抵抗３（１２７）の検出電流Ｉ１（補
助電源側）が消費される。
【０００５】
【発明が解決しようとする課題】以上のような回路構成
の場合には、電源電圧検出回路が主電源投入時常時動作
しているため、主電源バッテリーの消耗を早め、さらに
補助電源バッテリーについても、本来の目的であるバッ
クアップ以外の電圧検出動作での消耗という問題があ
る。
の場合には、電源電圧検出回路が主電源投入時常時動作
しているため、主電源バッテリーの消耗を早め、さらに
補助電源バッテリーについても、本来の目的であるバッ
クアップ以外の電圧検出動作での消耗という問題があ
る。
【０００６】
【課題を解決するための手段】本発明の請求項１記載の
電源電圧検出回路は、主電源入力端子と、主電源切断時
に補助的な電源を供給する補助電源入力端子とを有する
電源電圧検出回路において、ａ）前記主電源の投入を検
出し検出信号を出力するパワーオンリセット回路と、
ｂ）前記パワーオンリセット回路の検出信号入力時に、
前記補助電源の電圧を検出し検出信号を出力する電圧検
出回路と、ｃ）前記補助電源の電圧を検出した検出信号
を入力し、前記パワーオンリセット回路からの検出信号
に同期して、保持するフリップフロップ回路とを有す
る。
電源電圧検出回路は、主電源入力端子と、主電源切断時
に補助的な電源を供給する補助電源入力端子とを有する
電源電圧検出回路において、ａ）前記主電源の投入を検
出し検出信号を出力するパワーオンリセット回路と、
ｂ）前記パワーオンリセット回路の検出信号入力時に、
前記補助電源の電圧を検出し検出信号を出力する電圧検
出回路と、ｃ）前記補助電源の電圧を検出した検出信号
を入力し、前記パワーオンリセット回路からの検出信号
に同期して、保持するフリップフロップ回路とを有す
る。
【０００７】本発明の請求項２記載の電源電圧検出回路
は、請求項１記載の電源電圧検出回路の一部または全体
が、同一半導体基板上に形成されてなる。
は、請求項１記載の電源電圧検出回路の一部または全体
が、同一半導体基板上に形成されてなる。
【０００８】本発明の請求項３記載のＩＣカードは、請
求項１または請求項２記載の電源電圧検出回路を具備す
る。
求項１または請求項２記載の電源電圧検出回路を具備す
る。
【０００９】
【発明の実施の形態】本発明の実施の形態を図１に従っ
て説明する。図１（ａ）はこの発明による電源電圧検出
回路の一実施例を示す回路図である。電源供給端子ＶＯ
（１０３）はスタティックＲＡＭ回路（１１１）の電源
端子に接続され、主電源（バッテリー１）入力端子ＶＢ
１（１０１）、または補助電源（バッテリー２）入力端
子ＶＢ２（１０２）のいずれかが電源切替回路（１０
６）により接続される。主電源（バッテリー１）入力端
子ＶＢ１（１０１）の電圧が一定の電圧レベル以下（電
源切断時）の場合に補助電源（バッテリー２）入力端子
ＶＢ２（１０２）が電源供給端子ＶＯ（１０３）に接続
される。また、電源切替回路（１０６）のＳＷ出力は、
電源供給端子ＶＯ（１０３）に、主電源（バッテリー
１）入力端子ＶＢ１（１０１）が接続される場合は”
Ｈ”、補助電源（バッテリー２）入力端子ＶＢ２（１０
２）が接続される場合は”Ｌ”となる。電源電圧検出回
路（１０８）はＥＮ入力すなわち、パワーオンリセット
回路（１０７）の出力ＰＯＮ（１４２）が”Ｈ”の場合
のみ動作する。電源電圧検出回路（１０８）の出力ＶＤ
１（１２３），ＶＤ２（１２４）は各々フリップフロッ
プ回路（１０９，１１０）のデータ入力となり、パワー
オンリセット回路（１０７）の出力ＰＯＮ（１４２）の
立ち下がりエッジで補助電源電圧検出１出力端子ＶＤＥ
Ｔ１（１０４）、補助電源電圧検出２出力端子ＶＤＥＴ
２（１０５）に出力される。補助電源電圧検出結果はフ
リップフロップ回路（１０９，１１０）のリセット入力
が”Ｈ”の期間（主電源が投入されている間）保持され
る。電源電圧検出回路（１０８）は主電源投入時のパワ
ーオンリセットパルスが出力される期間のみ動作し、そ
の結果は主電源切断時まで保持されるため、電圧検出動
作で消費される電流は、主電源が接続されている間常時
電圧検出動作を行う従来の方法と比較すると著しく減少
する。
て説明する。図１（ａ）はこの発明による電源電圧検出
回路の一実施例を示す回路図である。電源供給端子ＶＯ
（１０３）はスタティックＲＡＭ回路（１１１）の電源
端子に接続され、主電源（バッテリー１）入力端子ＶＢ
１（１０１）、または補助電源（バッテリー２）入力端
子ＶＢ２（１０２）のいずれかが電源切替回路（１０
６）により接続される。主電源（バッテリー１）入力端
子ＶＢ１（１０１）の電圧が一定の電圧レベル以下（電
源切断時）の場合に補助電源（バッテリー２）入力端子
ＶＢ２（１０２）が電源供給端子ＶＯ（１０３）に接続
される。また、電源切替回路（１０６）のＳＷ出力は、
電源供給端子ＶＯ（１０３）に、主電源（バッテリー
１）入力端子ＶＢ１（１０１）が接続される場合は”
Ｈ”、補助電源（バッテリー２）入力端子ＶＢ２（１０
２）が接続される場合は”Ｌ”となる。電源電圧検出回
路（１０８）はＥＮ入力すなわち、パワーオンリセット
回路（１０７）の出力ＰＯＮ（１４２）が”Ｈ”の場合
のみ動作する。電源電圧検出回路（１０８）の出力ＶＤ
１（１２３），ＶＤ２（１２４）は各々フリップフロッ
プ回路（１０９，１１０）のデータ入力となり、パワー
オンリセット回路（１０７）の出力ＰＯＮ（１４２）の
立ち下がりエッジで補助電源電圧検出１出力端子ＶＤＥ
Ｔ１（１０４）、補助電源電圧検出２出力端子ＶＤＥＴ
２（１０５）に出力される。補助電源電圧検出結果はフ
リップフロップ回路（１０９，１１０）のリセット入力
が”Ｈ”の期間（主電源が投入されている間）保持され
る。電源電圧検出回路（１０８）は主電源投入時のパワ
ーオンリセットパルスが出力される期間のみ動作し、そ
の結果は主電源切断時まで保持されるため、電圧検出動
作で消費される電流は、主電源が接続されている間常時
電圧検出動作を行う従来の方法と比較すると著しく減少
する。
【００１０】電源電圧検出回路（１０８）の構成を図１
（ｂ）に示す。図１（ｂ）で、イネーブル入力端子ＥＮ
（１２２）が”Ｈ”のとき、Ｎ型ＭＯＳトランジスタ
（１２８）はオンとなる。電圧検出器（１３０，１３
１）の構成を図１（ｄ）に示す。イネーブル入力端子Ｅ
Ｎ（１５２）が”Ｈ”のときは、Ｎ型ＭＯＳトランジス
タ（１５８，１６１）はオン、Ｐ型ＭＯＳトランジスタ
（１６０）はオフとなり、基準電圧入力端子ＶＲ（１５
０）と被検出電圧入力端子ＳＬＶ（１５１）の電圧比較
が行われる。この結果、被検出電圧入力端子ＳＬＶ（１
５１）の電圧が基準電圧入力端子ＶＲ（１５０）の電圧
以下の場合、電圧検出出力端子ＶＤ（１５３）は”Ｌ”
となり、被検出電圧入力端子ＳＬＶ（１５１）の電圧が
基準電圧入力端子ＶＲ（１５０）の電圧以上の場合には
電圧検出出力端子ＶＤ（１５３）は”Ｈ”となる。イネ
ーブル入力端子ＥＮ（１５２）が”Ｌ”のときはＮ型Ｍ
ＯＳトランジスタ（１５８，１６１）はオフし、回路は
非動作状態となる。また、このときＰ型ＭＯＳトランジ
スタ（１６０）はオンとなり電圧検出出力端子ＶＤ（１
５４）は”Ｌ”に固定される。
（ｂ）に示す。図１（ｂ）で、イネーブル入力端子ＥＮ
（１２２）が”Ｈ”のとき、Ｎ型ＭＯＳトランジスタ
（１２８）はオンとなる。電圧検出器（１３０，１３
１）の構成を図１（ｄ）に示す。イネーブル入力端子Ｅ
Ｎ（１５２）が”Ｈ”のときは、Ｎ型ＭＯＳトランジス
タ（１５８，１６１）はオン、Ｐ型ＭＯＳトランジスタ
（１６０）はオフとなり、基準電圧入力端子ＶＲ（１５
０）と被検出電圧入力端子ＳＬＶ（１５１）の電圧比較
が行われる。この結果、被検出電圧入力端子ＳＬＶ（１
５１）の電圧が基準電圧入力端子ＶＲ（１５０）の電圧
以下の場合、電圧検出出力端子ＶＤ（１５３）は”Ｌ”
となり、被検出電圧入力端子ＳＬＶ（１５１）の電圧が
基準電圧入力端子ＶＲ（１５０）の電圧以上の場合には
電圧検出出力端子ＶＤ（１５３）は”Ｈ”となる。イネ
ーブル入力端子ＥＮ（１５２）が”Ｌ”のときはＮ型Ｍ
ＯＳトランジスタ（１５８，１６１）はオフし、回路は
非動作状態となる。また、このときＰ型ＭＯＳトランジ
スタ（１６０）はオンとなり電圧検出出力端子ＶＤ（１
５４）は”Ｌ”に固定される。
【００１１】パワーオンリセット回路（１０７）の構成
を図１（ｃ）に示す。図１（ｃ）の各端子の動作波形を
図５に示す。電源接続端子ＶＩＮ（１４１）には、主電
源（バッテリー１）入力端子ＶＢ１（１０１）が接続さ
れ、電源接続端子ＶＩＮ（１４１）の端子電圧ＶＶＩＮ
がＰ型ＭＯＳトランジスタ（１４４）の閾値電圧Ｖｔｐ
以上で容量（１４５）の充電が始まる。さらに、ＶＶＩ
ＮがＶｓｗ以上（主電源ＶＢ１が電源供給端子ＶＯに接
続される）で容量放電信号入力端子ＤＣＧ（１４０）
は”Ｌ”となる。パワーオンリセット出力端子ＰＯＮ
（１４２）はＤＣＧが”Ｈ”でかつＰ型ＭＯＳトランジ
スタ（１４４）のドレイン電圧が２入力ＮＯＲ回路（１
４６）の入力ロジックレベルＶｏｐ以下の期間のみ”
Ｈ”となる。また、容量放電信号入力端子ＤＣＧ（１４
０）が”Ｈ”の期間（電源供給端子ＶＯ（１０３）に補
助電源（バッテリー２）入力端子ＶＢ２（１０２）が接
続されている期間）は、Ｎ型ＭＯＳトランジスタ（１４
３）がオンとなり、容量（１４５）の電荷が放電され
る。
を図１（ｃ）に示す。図１（ｃ）の各端子の動作波形を
図５に示す。電源接続端子ＶＩＮ（１４１）には、主電
源（バッテリー１）入力端子ＶＢ１（１０１）が接続さ
れ、電源接続端子ＶＩＮ（１４１）の端子電圧ＶＶＩＮ
がＰ型ＭＯＳトランジスタ（１４４）の閾値電圧Ｖｔｐ
以上で容量（１４５）の充電が始まる。さらに、ＶＶＩ
ＮがＶｓｗ以上（主電源ＶＢ１が電源供給端子ＶＯに接
続される）で容量放電信号入力端子ＤＣＧ（１４０）
は”Ｌ”となる。パワーオンリセット出力端子ＰＯＮ
（１４２）はＤＣＧが”Ｈ”でかつＰ型ＭＯＳトランジ
スタ（１４４）のドレイン電圧が２入力ＮＯＲ回路（１
４６）の入力ロジックレベルＶｏｐ以下の期間のみ”
Ｈ”となる。また、容量放電信号入力端子ＤＣＧ（１４
０）が”Ｈ”の期間（電源供給端子ＶＯ（１０３）に補
助電源（バッテリー２）入力端子ＶＢ２（１０２）が接
続されている期間）は、Ｎ型ＭＯＳトランジスタ（１４
３）がオンとなり、容量（１４５）の電荷が放電され
る。
【００１２】図４は図１（ａ）〜（ｃ）の各端子の動作
波形を示したものである。この図で、主電源（バッテリ
ー１）入力端子１０１の端子電圧ＶＶＢ１がＶｓｗ以上
になると、電源供給端子ＶＯ（１０３）の端子電圧ＶＶ
Ｏは補助電源（バッテリー２）入力端子ＶＢ２（１０
２）から主電源（バッテリー１）入力端子ＶＢ１（１０
１）への切替が行われる。
波形を示したものである。この図で、主電源（バッテリ
ー１）入力端子１０１の端子電圧ＶＶＢ１がＶｓｗ以上
になると、電源供給端子ＶＯ（１０３）の端子電圧ＶＶ
Ｏは補助電源（バッテリー２）入力端子ＶＢ２（１０
２）から主電源（バッテリー１）入力端子ＶＢ１（１０
１）への切替が行われる。
【００１３】容量放電信号入力端子ＤＣＧ（１４０）
は、主電源側接続時には”Ｌ”となる。この結果、パワ
ーオンリセット出力端子ＰＯＮ（１４２）はｔｐｏｎの
期間”Ｈ”となる。電圧検出器（１３０，１３１）は、
イネーブル入力端子ＥＮ（１５２）が”Ｈ”の期間のみ
動作し、電圧検出出力端子ＶＤ（１５３）はｔｘの不定
期間を経て検出結果が出力される。検出結果は、フリッ
プフロップ回路（１０９，１１０）のデータ入力とな
り、パワーオンリセット出力端子ＰＯＮ（１４２）の立
ち下がりエッジで検出結果が補助電源電圧検出１出力端
子ＶＤＥＴ１（１０４）および補助電源電圧検出２出力
端子ＶＤＥＴ２（１０５）に出力される。この結果はフ
リップフロップ回路（１０９，１１０）のリセット入力
が”Ｈ”の期間保持される。ここで、パワーオンリセッ
ト出力端子ＰＯＮ（１４２）のパルス幅ｔｐｏｎは、電
圧検出器（１３０，１３１）の動作開始から１５３端子
出力ＶＤが確定するまでの時間ｔｘ以上に設定する必要
がある。
は、主電源側接続時には”Ｌ”となる。この結果、パワ
ーオンリセット出力端子ＰＯＮ（１４２）はｔｐｏｎの
期間”Ｈ”となる。電圧検出器（１３０，１３１）は、
イネーブル入力端子ＥＮ（１５２）が”Ｈ”の期間のみ
動作し、電圧検出出力端子ＶＤ（１５３）はｔｘの不定
期間を経て検出結果が出力される。検出結果は、フリッ
プフロップ回路（１０９，１１０）のデータ入力とな
り、パワーオンリセット出力端子ＰＯＮ（１４２）の立
ち下がりエッジで検出結果が補助電源電圧検出１出力端
子ＶＤＥＴ１（１０４）および補助電源電圧検出２出力
端子ＶＤＥＴ２（１０５）に出力される。この結果はフ
リップフロップ回路（１０９，１１０）のリセット入力
が”Ｈ”の期間保持される。ここで、パワーオンリセッ
ト出力端子ＰＯＮ（１４２）のパルス幅ｔｐｏｎは、電
圧検出器（１３０，１３１）の動作開始から１５３端子
出力ＶＤが確定するまでの時間ｔｘ以上に設定する必要
がある。
【００１４】図３は本発明のＩＣカードでの具体的な実
施例である。電圧検出／電源切替回路（３０１）の主電
源（ＶＢ１）電圧検出出力ＶＤＥＴ１，ＶＤＥＴ２はＩ
Ｃカードコネクタ（３０３）に接続される。ＩＣカード
はカードスロットを経て、図示されていないコンピュー
タ等（ホストコンピュータ等）に接続される。ホスト側
の電源投入時にバックアップ電池（補助電源）（３０
２）の電圧が検出され、検出結果がＶＤＥＴ１，ＶＤＥ
Ｔ２に出力される。ホスト側は、ＶＤＥＴ１，ＶＤＥＴ
２の出力状態により、バックアップ電池（補助電源）の
消耗状態をモニターする。ＶＤＥＴ１，ＶＤＥＴ２の状
態はホスト側電源が切断されるまで保持される。ホスト
側の電源が投入されている状態では、電圧検出／電源切
替回路（３０１）の電源供給端子ＶＯにはＶＢ１を通し
てホスト側の電源が接続されるため、バックアップ電池
（補助電源）（３０２）は消耗しない。従って、ＶＢ２
の電圧検出動作はホスト側電源投入時にのみ行えばよ
い。
施例である。電圧検出／電源切替回路（３０１）の主電
源（ＶＢ１）電圧検出出力ＶＤＥＴ１，ＶＤＥＴ２はＩ
Ｃカードコネクタ（３０３）に接続される。ＩＣカード
はカードスロットを経て、図示されていないコンピュー
タ等（ホストコンピュータ等）に接続される。ホスト側
の電源投入時にバックアップ電池（補助電源）（３０
２）の電圧が検出され、検出結果がＶＤＥＴ１，ＶＤＥ
Ｔ２に出力される。ホスト側は、ＶＤＥＴ１，ＶＤＥＴ
２の出力状態により、バックアップ電池（補助電源）の
消耗状態をモニターする。ＶＤＥＴ１，ＶＤＥＴ２の状
態はホスト側電源が切断されるまで保持される。ホスト
側の電源が投入されている状態では、電圧検出／電源切
替回路（３０１）の電源供給端子ＶＯにはＶＢ１を通し
てホスト側の電源が接続されるため、バックアップ電池
（補助電源）（３０２）は消耗しない。従って、ＶＢ２
の電圧検出動作はホスト側電源投入時にのみ行えばよ
い。
【００１５】
【発明の効果】以上述べたように、本発明によれば、ス
タティックＲＡＭメモリーカードで用いられるような、
主電源入力端子と、主電源切断時に補助的な電源を供給
するための補助電源入力端子とを有する回路で、補助電
源電圧を監視する電圧検出回路を、主電源投入時の短期
間のみ動作させ、その検出結果を主電源切断時まで保持
することにより、主電源接続時、常時補助電源電圧を監
視する従来の電圧検出回路に比して、検出動作に要する
消費電流を著しく減少させることができる。
タティックＲＡＭメモリーカードで用いられるような、
主電源入力端子と、主電源切断時に補助的な電源を供給
するための補助電源入力端子とを有する回路で、補助電
源電圧を監視する電圧検出回路を、主電源投入時の短期
間のみ動作させ、その検出結果を主電源切断時まで保持
することにより、主電源接続時、常時補助電源電圧を監
視する従来の電圧検出回路に比して、検出動作に要する
消費電流を著しく減少させることができる。
【図１】本発明の電源電圧検出回路図。
【図２】従来の電源電圧検出回路図。
【図３】本発明のＩＣカードでの実施例。
【図４】本発明の電源電圧検出回路の動作波形図。
【図５】本発明の電源電圧検出回路の動作波形図。
１０１：主電源（バッテリー１）入力端子ＶＢ１ １０２：補助電源（バッテリー２）入力端子ＶＢ２ １０３：電源供給端子ＶＯ １０４：補助電源電圧検出１出力端子ＶＤＥＴ１ １０５：補助電源電圧検出２出力端子ＶＤＥＴ２ １０６：電源切替え回路 １０７：パワーオンリセット回路 １０８：電源電圧検出回路 １０９，１１０：フリップフロップ回路 １１１：スタティックＲＡＭ回路 １１２：インバータ回路 １２１：被検出電圧入力端子ＶＩＮ １２２：イネーブル入力端子ＥＮ １２３：電圧検出１出力端子ＶＤ１ １２４：電圧検出２出力端子ＶＤ２ １２５：電圧検出抵抗１（Ｒ１） １２６：電圧検出抵抗２（Ｒ２） １２７：電圧検出抵抗３（Ｒ３） １２８：Ｎ型ＭＯＳトランジスタ １２９：基準電圧ＶＲＥＦ １３０：電圧検出器１ １３１：電圧検出器２ １４０：容量放電信号入力端子ＤＣＧ １４１：電源接続端子ＶＩＮ １４２：パワーオンリセット出力端子ＰＯＮ １４３：Ｎ型ＭＯＳトランジスタ １４４：Ｐ型ＭＯＳトランジスタ １４５：容量 １４６：２入力ＮＯＲ回路 １４７：インバータ回路 １５０：基準電圧入力端子ＶＲ １５１：被検出電圧入力端子ＳＬＶ １５２：イネーブル入力端子ＥＮ １５３：電圧検出出力端子ＶＤ １５４，１５６，１５９，１６０，１６２：Ｐ型ＭＯＳ
トランジスタ １５５，１５７，１５８，１６１，１６３：Ｎ型ＭＯＳ
トランジスタ ２０１：主電源（バッテリー１）入力端子ＶＢ１ ２０２：補助電源（バッテリー２）入力端子ＶＢ２ ２０３：電源供給端子ＶＯ ２０４：補助電源電圧検出１出力端子ＶＤＥＴ１ ２０５：補助電源電圧検出２出力端子ＶＤＥＴ２ ２０６：電源切替回路 ２０７：電源電圧検出回路 ２０８：スタティックＲＡＭ回路 ３０１：電圧検出／電源切替回路 ３０２：バックアップ電池（補助電源） ３０３：ＩＣカードコネクタ ３０４：入出力制御回路 ３０５：スタティックＲＡＭ
トランジスタ １５５，１５７，１５８，１６１，１６３：Ｎ型ＭＯＳ
トランジスタ ２０１：主電源（バッテリー１）入力端子ＶＢ１ ２０２：補助電源（バッテリー２）入力端子ＶＢ２ ２０３：電源供給端子ＶＯ ２０４：補助電源電圧検出１出力端子ＶＤＥＴ１ ２０５：補助電源電圧検出２出力端子ＶＤＥＴ２ ２０６：電源切替回路 ２０７：電源電圧検出回路 ２０８：スタティックＲＡＭ回路 ３０１：電圧検出／電源切替回路 ３０２：バックアップ電池（補助電源） ３０３：ＩＣカードコネクタ ３０４：入出力制御回路 ３０５：スタティックＲＡＭ
Claims (3)
- 【請求項１】主電源入力端子と、主電源切断時に補助的
な電源を供給する補助電源入力端子とを有する電源電圧
検出回路において、 ａ）前記主電源の投入を検出し検出信号を出力するパワ
ーオンリセット回路と、 ｂ）前記パワーオンリセット回路の検出信号入力時に、
前記補助電源の電圧を検出し検出信号を出力する電圧検
出回路と、 ｃ）前記補助電源の電圧を検出した検出信号を入力し、
前記パワーオンリセット回路からの検出信号に同期し
て、保持するフリップフロップ回路とを有することを特
徴とする電源電圧検出回路。 - 【請求項２】請求項１記載の電源電圧検出回路の一部ま
たは全体が、同一半導体基板上に形成されてなることを
特徴とする電源電圧検出回路。 - 【請求項３】請求項１または請求項２記載の電源電圧検
出回路を具備したことを特徴とするＩＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234560A JPH1078834A (ja) | 1996-09-04 | 1996-09-04 | 電源電圧検出回路及びそれを具備したｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234560A JPH1078834A (ja) | 1996-09-04 | 1996-09-04 | 電源電圧検出回路及びそれを具備したｉｃカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1078834A true JPH1078834A (ja) | 1998-03-24 |
Family
ID=16972938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8234560A Pending JPH1078834A (ja) | 1996-09-04 | 1996-09-04 | 電源電圧検出回路及びそれを具備したｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1078834A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1282071A2 (en) * | 2001-07-30 | 2003-02-05 | Sharp Kabushiki Kaisha | Power-on reset circuit for an IC card |
| JP2006229936A (ja) * | 2005-02-18 | 2006-08-31 | Magnachip Semiconductor Ltd | マルチパワーで動作するチップ及びそれを有するシステム |
| KR100690991B1 (ko) * | 2000-02-14 | 2007-03-08 | 주식회사 하이닉스반도체 | 내부전원을 사용하는 디램의 파워-업 회로 |
| JP2007157199A (ja) * | 2005-12-01 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2015027128A (ja) * | 2013-07-24 | 2015-02-05 | セイコーエプソン株式会社 | 電圧出力用回路、電子機器、移動体、電圧出力用回路の製造方法及び電子機器の製造方法 |
| JP2019028695A (ja) * | 2017-07-28 | 2019-02-21 | 富士通株式会社 | 記憶装置及び記憶装置の制御方法 |
-
1996
- 1996-09-04 JP JP8234560A patent/JPH1078834A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP1845480A2 (en) * | 2001-07-30 | 2007-10-17 | Sharp Kabushiki Kaisha | Power-on reset circuit for an IC card |
| EP1845480A3 (en) * | 2001-07-30 | 2009-08-26 | Sharp Kabushiki Kaisha | Power-on reset circuit for an IC card |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030204 |