JP2003044176A

JP2003044176A - パワーオンリセット回路およびこれを備えたｉｃカード

Info

Publication number: JP2003044176A
Application number: JP2001230490A
Authority: JP
Inventors: Haruhiko Shigemasa; 晴彦重政; Yoshihiro Nakao; 佳寛中尾
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-07-30
Filing date: 2001-07-30
Publication date: 2003-02-14
Anticipated expiration: 2021-07-30
Also published as: JP3904859B2; EP1282071A3; EP1845480A2; EP1282071A2; CN1400516A; DE60225093D1; CN1224881C; EP1845480A3; US20030020525A1; EP1282071B1; KR20030011676A; TW564594B; DE60225093T2; US6737884B2; KR100507252B1

Abstract

(57)【要約】【課題】外部の電力供給源から取得する電力の立ち上
がりが変動する場合でも、確実で効果的なリセット信号
を出力するパワーオンリセット回路を提供する。【解決手段】第１リセット回路２１によって、ロジッ
ク部に供給されるＶＣＣ２Ｖを検出することによって第
１リセット信号ＲＳＴ１が生成されるとともに、第２リ
セット回路２２によって、外部の電力供給源から取得し
た電源電圧を整流する整流回路の出力電圧であるＲＥＧ
ＩＮ電圧を検出することによって第２リセット信号ＲＳ
Ｔ２が生成される。そして、ＮＯＲ回路２３によって、
ＲＳＴ１およびＲＳＴ２のいずれか一方が、リセット信
号Ｐ−ＲＳＴとして出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば電磁波など
を介して非接触で外部の電力供給源から電力を取得する
ＩＣカードなどに用いられるパワーオンリセット回路に
関するものである。

【０００２】

【従来の技術】近年、カードに半導体集積回路装置を搭
載したＩＣカードが普及しつつある。ＩＣカードは、外
部のリーダライタ装置と、ＩＣカード内に搭載された半
導体集積回路装置との間で情報交換を行うことが可能と
なっている。これにより、半導体集積回路装置が内蔵し
ている不揮発性メモリへ必要な情報を格納したり、逆に
不揮発性メモリから情報を読み出したりというような処
理を行うことが可能となっている。このようなＩＣカー
ドによれば、従来の磁気カードによって行われている様
々な機能を実現することが可能である。

【０００３】このＩＣカードは、近年の集積技術の進歩
によって、より容量の大きい不揮発性メモリを内蔵する
ようになってきている。よって、複数のアプリケーショ
ンを１枚のＩＣカードに収納した多目的ＩＣカードも普
及しつつある。

【０００４】また、ＩＣカードに対して、数ＭＨｚ〜数
１０ＭＨｚ程度のキャリア周波数を用いた電磁波を利用
して、非接触で電力を供給するとともに、データ通信を
も行う非接触型ＩＣカードシステムが検討されている。
非接触型通信を行う場合、接触させるための端子などが
不要となるので、このような端子における接点部での破
損などが生じることがなくなり、メンテナンスコストの
低下や、取り扱いの容易さなどの利点を有することにな
る。

【０００５】非接触型ＩＣカードシステムのひとつの大
きな特徴は、接触型に比べて、操作が容易でかつ迅速に
情報交換処理を行うことが可能なシステムを構成するこ
とができることである。例えば、鉄道やバスなどの乗車
券として非接触型ＩＣカードを用いる場合、改札ゲート
に非接触型ＩＣカードをかざしたり（以降、かざし処理
と称する）、瞬間的に接触させたり（以降、タッチ＆ゴ
ー処理と称する）するのみで改札処理を行うことが可能
となる。

【０００６】このように、非接触型ＩＣカードシステム
においては、ＩＣカードとリーダライタ装置との間での
情報交換の形態としては、様々な方法が考えられる。例
を挙げると、（１）リーダライタ装置から数ｃｍ程度以
内で離れた空間にＩＣカードをかざす方法（かざし処
理）、（２）リーダライタ装置に設置されたカードホル
ダにＩＣカードを挿入する方法（落とし込み処理）、
（３）リーダライタ装置にカードをセットした後、電源
スイッチを投入することによって電圧を供給する方法、
などが考えられる。

【０００７】これらの方法は、それぞれＩＣカードをリ
ーダライタ装置に接近させる方法が異なっていることに
なる。よって、リーダライタ装置からＩＣカードに電磁
誘導によって給電を行う際にも、ＩＣカード内での電源
電圧の発生条件も異なることになる。また、電磁誘導に
よる給電では、大容量の電力を供給することはできず、
また供給も不安定であるので、電力供給開始時のパワー
オンリセット動作には、高い信頼性が要求されることに
なる。

【０００８】以下、従来の非接触型ＩＣカードにおい
て、どのようなパワーオンリセットまたはリセット回路
の誤動作防止回路が使用されているかについて例示す
る。

【０００９】例えば特開平１０−２６９３２７号公報に
は、非接触型ＩＣカードにおけるパワーオンリセットを
行う回路構成について開示されている。ここで開示され
ている技術では、ロジック回路の動作が保証できないう
ちは、ロジック回路を用いずに、電源電圧をアナログ方
式で検出することによるリセット動作でロジック回路の
電源を切るようにしている。これにより、リセット動作
時に、マイコンへの入出力回路、およびマイコン回路部
に電圧を与えないようにしている。以下、この構成につ
いてより詳細に説明する。

【００１０】図１０は、この回路構成例を示す回路図で
ある。アンテナコイル５１から供給された電圧は、レギ
ュレータ回路としてのＲＥＧ−Ａ５５、ＲＥＧ−Ｂ５
６、および基準電圧発生回路としてのＶＲＥＦ５７へ供
給された後に各回路部に供給される。ＲＥＧ−Ａ５５か
らは、マイコン６４およびそのインターフェース部に電
圧が供給される。また、ＲＥＧ−Ｂ５６からは、ＣＬＫ
再生回路５３、リセット発生回路５４、変調回路として
のＭＯＤ６６、復調回路としてのＤＥＭＯ６７、および
比較回路５９の（＋）端子に電圧が供給される。

【００１１】基準電圧発生回路としてのＶＲＥＦ５７か
らの出力は、ＲＥＧ−Ａ５５およびＲＥＧ−Ｂ５６に供
給されるものであるが、電源立ち上げシーケンスを制御
するために、ＲＥＧ−Ａ５５への経路にはスイッチ６０
が設けられている。また、ＶＲＥＦ５７からの出力は、
スイッチ６０のＯＮ／ＯＦＦを制御するための比較回路
５８の（＋）端子にも接続されている。

【００１２】ＲＥＧ−Ａ５５およびＲＥＧ−Ｂ５６の出
力電圧は、同電位であっても異なる電位であってもよい
が、レギュレータの構成自体は、同じ回路構成とするほ
うが好ましい。

【００１３】ここで、抵抗６１およびダイオード６２に
よって構成されるアナログ検出部、ＶＲＥＦ５７、ＲＥ
Ｇ−Ａ５５、およびＲＥＧ−Ｂ５６における電源立ち上
がり時の速さを比較すると、ＲＥＧ−Ａ５５およびＲＥ
Ｇ−Ｂ５６の立ち上がり速さが最も遅く、ＶＲＥＦ５
７、アナログ検出部の順で立ち上がり速さが速くなって
いる。この電源立ち上がり速さの違いを利用して、電源
立ち上げを次のように制御している。

【００１４】まず、比較回路５９は、ＲＥＧ−Ｂ５６と
ＶＲＥＦ５７とで、どちらの出力電圧が高いかを判定す
る。通常の動作時においては、ＲＥＧ−Ｂ５６の出力電
圧の方が高くなっている。しかしながら、ＲＥＧ−Ｂ５
６は、上記のように比較的電源立ち上がりの速さが遅い
ので、非接触型ＩＣカードをリーダライタ装置にかざし
た瞬間などは、ＶＲＥＦ５７の出力電圧の方が高くな
る。

【００１５】このような状態の時は、マイコン６４に与
える電源電圧が、安定動作を得るには不十分であるの
で、マイコン６４をリセット状態にする必要がある。よ
って、リセット発生回路５４は、比較回路５９における
比較結果に基づいてリセット信号を生成する。このリセ
ット信号は、バッファ回路６９Ｄを介してマイコン６４
に与えられる。これにより、マイコン６４は、安定な動
作に十分な電源電圧が供給されている時のみ、リセット
状態が解除されて動作することになる。

【００１６】しかしながら、バッファ回路６９Ａ〜６９
Ｄの出力は、リセット発生回路５４を始めとするロジッ
ク回路の動作が安定しないうちは、所期の信号が得られ
るとは限らない。すなわち、電源電圧の低い間など、Ｒ
ＥＧ−Ａ５５の出力がマイコン６４へ与えられないうち
に、リセット解除信号が出力されることが起こり得る。
この場合、マイコン６４の電源端子よりも他の端子電圧
が高くなり、素子の破壊や誤動作を招く原因となる。ま
た、同様のことが、クロックの端子およびデータの端子
においても起こり得る。

【００１７】このことを防ぐために、図１０に示す構成
では、まずＲＥＧ−Ａ５５に与える基準電圧の経路にス
イッチ６０を設け、動作に十分な電圧を保証できないう
ちは経路を切断して、マイコン６４へ電源を与えないよ
うにしている。また、バッファ回路６９Ａ〜６９Ｄに対
して、マイコン６４と同じ電源を接続することによっ
て、マイコン６４の他の端子にも電源端子以上の電圧が
印加されないようにしている。

【００１８】また、リセット発生回路５４をはじめとす
るロジック回路の動作が安定しない期間に誤動作が起き
ないように、スイッチ６０は、ＡＮＤ回路６３で発生す
る論理で切り換え動作が行われる。ＡＮＤ回路６３は、
リセット発生回路５４、比較回路５９、および比較回路
５８の各出力の論理積を出力するものとなっている。こ
のようなＡＮＤ回路６３は、簡単なトランジスタロジッ
クで実現することができるので、電源電圧が低い状態で
も安定に動作することが可能である。

【００１９】比較回路５８は、ＶＲＥＦ５７の出力と、
ダイオード６２の順方向電圧とを比較している。一般
に、抵抗６１からのバイアス電流で得られるダイオード
６２の順方向電圧の立ち上がりは速いものであるので、
比較回路５８は、ＶＲＥＦ５７の出力が立ち上がるま
で、ＡＮＤ回路６３に対して論理“Ｌ”を出力すること
になる。したがって、ＡＮＤ回路６３からの出力によっ
て、ＶＲＥＦ５７の出力が立ち上がるまで、スイッチ６
０が確実にＧＮＤ側に接続され、ＲＥＧ−Ａ５５が誤っ
て立ち上がらないようになっている。

【００２０】また、比較回路５９は、ＲＥＧ−Ｂ５６と
ＶＲＥＦ５７との出力を比較している。一般に、ＶＲＥ
Ｆ５７の立ち上がりは、ＲＥＧ−Ｂ５６の立ち上がりよ
りも速いものであるので、比較回路５９は、ＲＥＧ−Ｂ
５６の出力が立ち上がるまで、ＡＮＤ回路６３に対して
論理“Ｌ”を出力することになる。したがって、ＡＮＤ
回路６３からの出力によって、ＲＥＧ−Ｂ５６の出力が
立ち上がるまで、スイッチ６０が確実にＧＮＤ側に接続
されることになる。

【００２１】さらに、リセット信号が十分に論理“Ｈ”
にならない期間は、スイッチ６０がＧＮＤ側に接続され
るように、リセット発生回路５４の出力がＡＮＤ回路６
３に入力されている。

【００２２】以上のように、抵抗６１およびダイオード
６２から構成されるアナログ検出部から、ＶＲＥＦ５
７、ＲＥＧ−Ａ５５、およびＲＥＧ−Ｂ５６に確実に動
作を継続された後に、リセットの解除が行われるので、
誤動作が生じないことになる。

【００２３】一方、近年では、非接触型ＩＣカードシス
テムの需要の増加に伴って、従来の接触型ＩＣカード
に、非接触型の機能を含めて、目的に応じて使い分ける
という利用形態が考えられる。したがって、非接触型と
接触型とを１枚のＩＣカードに収めたコンビネーション
カードは、非接触型ＩＣカードシステムおよび接触型Ｉ
Ｃカードシステムの両方に対応することが可能であるの
で、今後主流となることが予想される。

【００２４】なお、非接触型ＩＣカードシステムは、そ
の通信距離に応じて、近接型、近傍型などがあり、それ
らは現在、それぞれＩＳＯ／ＩＥＣ１４４４３およびＩ
ＳＯ／ＩＥＣ１０５３６において標準化が進められてい
る。

【００２５】

【発明が解決しようとする課題】上記のように、非接触
型ＩＣカードの利用形態は多様であり、各使用状況によ
って、非接触リーダライタ装置から供給される電圧の立
ち上がり波形が異なることになる。これにより、ＩＣカ
ードに搭載される半導体集積回路装置における電圧検出
が難しくなっている。すなわち、パワーオンリセットの
条件設定の技術的難易度が高いので、半導体集積回路装
置の設計が困難となっている。

【００２６】ここで、上記のような使用状況において、
リーダライタ装置から給電された電圧の立ち上がり波
形、および期待すべきリセット期間について、図１１お
よび図１２を参照しながら以下に説明する。これらの図
において、ＲＥＧＩＮ電圧は、ブリッジダイオードによ
って整流された電圧を示しており、図１０に示す構成の
例では、ダイオードブリッジ５２からＲＥＧ−Ａ５５な
どへの出力に相当する電圧である。また、ＶＣＣ２Ｖ電
圧は、ＲＥＧＩＮ電圧からレギュレータを通じて生成さ
れるロジック系の２Ｖ電源であり、図１０に示す構成の
例では、ＲＥＧ−Ａ５５の出力電圧に相当する電圧であ
る。

【００２７】図１１は、リーダライタ装置のスイッチ動
作による電圧の立ち上がり波形を示している。このとき
のＲＥＧＩＮ電圧の立ち上がり波形は急峻となってお
り、ＲＥＧＩＮ電圧の立ち上がり時間は、アンテナコイ
ル（図１０ではアンテナコイル５１）、ダイオードブリ
ッジ（図１０ではダイオードブリッジ５２）、および平
滑コンデンサ（図１０では平滑コンデンサ６８）による
整流作用にも影響されている。本動作では、ＲＥＧＩＮ
電圧の立ち上がり期間をｔＲＥＧＩＮ期間と設定する。

【００２８】このとき、ロジック用電圧ＶＣＣ２Ｖを発
生させるレギュレータの立ち上がり期間は、ＲＥＧＩＮ
電圧の立ち上がり期間にほぼ匹敵しており、ＶＣＣ２Ｖ
電圧は、ＲＥＧＩＮ電圧より若干遅れて立ち上がり、か
つ、立ち上がり波形が急峻となっている。実測では、ｔ
ＲＥＧＩＮ期間は数１０μｓｅｃ程度である。このよう
な立ち上がり波形の場合、リセット信号は、ＶＣＣ２Ｖ
電圧の立ち上がりを起点として、システムの初期化に必
要な所要期間後に解除されるようにすればよい。

【００２９】図１２は、前記したかざし動作時、落とし
込み動作時、およびタッチ＆ゴー動作時などにおける電
圧立ち上がり波形を示している。このときのＲＥＧＩＮ
電圧の立ち上がり波形は緩やかとなっており、その立ち
上がり期間であるｔＲＥＧＩＮ期間は、実測で数１００
ｍｓｅｃ程度となる。このような場合、レギュレータの
設定によっても異なるが、ＲＥＧＩＮ電圧がある一定の
電圧レベルに達すると、ＶＣＣ２Ｖ電圧が立ち上がり始
める。すなわち、ＲＥＧＩＮ電圧の立ち上がり波形が緩
やかな場合、ＲＥＧＩＮ電圧が完全に立ち上がるまでに
ＶＣＣ２Ｖ電圧は目標電圧に達することになる。

【００３０】このような立ち上がり波形の場合、リセッ
ト信号は、ＶＣＣ２Ｖ電圧の立ち上がりを起点とすれば
よいことになるが、主電源となるＲＥＧＩＮ電圧の立ち
上がり以降にリセット信号を解除する必要があり、図１
１に示す場合と比較して、非常に長いリセット期間を要
することになる。

【００３１】前記した図１０で示した回路では、このよ
うに電圧の立ち上がりが緩やかであった場合、ＶＣＣ２
Ｖ電圧に相当するＲＥＧ−Ｂ５６からの出力が過渡的に
立ち上がっていく過程で、ＡＮＤ６３などのゲート出力
が不安定となり、スイッチ６０の誤動作を引き起こし、
結果的に正常にリセット解除ができなくなる可能性があ
る。

【００３２】このように、電圧立ち上がりが急峻な場合
と、緩やかである場合とでは、リセット期間が異なって
くるので、同一のリセット回路でリセット期間を生成す
ることは困難であるという課題がある。

【００３３】また、従来の非接触型ＩＣカードシステム
で使用されるＩＣカードにおいて、ＬＳＩが利用できる
消費電流は１０ｍＷ以下となっている。しかしながら、
近年の多目的ＩＣカードにおいては、不揮発性メモリに
格納されるアプリケーションの数が増えており、大容量
化が要求されているので、ＬＳＩに必要とされる消費電
流は約２００ｍＷ程度に増大している。このことは、上
記したように電力の供給能力に制約のある非接触型ＩＣ
カードシステムにおいては大きな課題となり、特に大き
な電力を消費する不揮発性メモリへの書き込み／消去時
に電源電圧の降下をもたらす可能性が生じることにな
る。すなわち、このときの電源電圧の変動が、電源電圧
の立ち上がりと誤認識される可能性があるという課題
が、非接触型ＩＣカードシステムには存在しており、リ
セット回路に回路的工夫を施す必要がある。

【００３４】また、リセット回路での更なる消費電流の
増大を回避するためには、電源電圧検出に、Ａ／Ｄコン
バータや精度の高いアナログ検出回路などを採用するこ
とは避けなければならない。このような構成を採用する
と、消費電流の増大を招くばかりでなく、回路規模の増
大も招く可能性が生じることになる。

【００３５】本発明は上記の問題点を解決するためにな
されたもので、その目的は、外部の電力供給源から取得
する電力の立ち上がりが変動する場合でも、確実で効果
的なリセット信号を出力するパワーオンリセット回路、
およびこれを備えたＩＣカードを提供することにある。

【００３６】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係るパワーオンリセット回路は、外部の
電力供給源から電磁誘導により非接触で電源電圧を取得
し、この電源電圧を所定の電圧に変換して、論理演算を
行うロジック部に供給するシステムに設けられ、上記シ
ステムのリセット状態を制御するリセット信号を生成す
るパワーオンリセット回路において、上記ロジック部に
供給される電圧の値を検出して第１リセット信号を生成
する第１リセット回路と、上記外部の電力供給源から取
得した電源電圧を整流する整流回路の出力電圧を検出し
て第２リセット信号を生成する第２リセット回路と、上
記第１リセット信号および上記第２リセット信号のいず
れか一方を上記リセット信号として出力するリセット信
号出力回路とを備えていることを特徴としている。

【００３７】外部の電力供給源から電磁誘導によって非
接触で電力を取得する場合、状況に応じて電源電圧の発
生条件が変化することになる。例えば、電源電圧が急峻
に立ち上がる場合や、緩やかに立ち上がる場合などが考
えられる。

【００３８】電源電圧が急峻に立ち上がる場合は、整流
回路の出力電圧も急峻に立ち上がり、その後、ロジック
部に供給される電圧も急峻に立ち上がることになる。こ
の場合、ロジック部に供給される電圧が立ち上がったこ
とが確認できれば、整流回路の出力電圧も立ち上がって
いることになる。したがって、リセット信号出力回路
が、ロジック部に供給されている電圧を検出する第１リ
セット回路による第１リセット信号をリセット信号とし
て出力すればよいことになる。

【００３９】一方、電源電圧が緩やかに立ち上がる場合
は、整流回路の出力電圧、および、ロジック部に供給さ
れる電圧も緩やかに立ち上がることになる。ここで、完
全に立ち上がった状態での整流回路の出力電圧は、完全
に立ち上がった状態でのロジック部に供給される電圧よ
りも高いものであるので、電源電圧が緩やかに立ち上が
る場合には、ロジック部に供給される電圧の立ち上がり
の方が早く完了することになる。したがって、リセット
信号出力回路が、整流回路の出力電圧を検出する第２リ
セット回路による第２リセット信号をリセット信号とし
て出力すればよいことになる。

【００４０】このように、上記の構成によれば、電源電
圧が急峻に立ち上がる場合、および緩やかに立ち上がる
場合のどちらにおいても、システムのリセット状態を的
確に制御することが可能なパワーオンリセット回路を提
供することができる。

【００４１】また、本発明に係るパワーオンリセット回
路は、上記の構成において、上記第１リセット回路が、
電源電圧を整流する整流回路の出力電圧から所定の電圧
に変換するレギュレータ回路において用いられる基準電
圧と、上記ロジック部に供給される電圧とを比較する比
較回路を備え、この比較回路の出力に基づいて、上記第
１リセット信号を生成することを特徴としている。

【００４２】上記の構成によれば、第１リセット信号
は、レギュレータ回路において用いられる基準電圧と、
ロジック部に供給される電圧との比較の結果に基づいて
生成されることになる。基準電圧の立ち上がりは、整流
回路の出力電圧の立ち上がりにほぼ等しいものであるの
で、ロジック部に供給される電圧よりも早く立ち上がる
ことになる。したがって、完全に立ち上がった状態での
両者の電圧値を適宜調整して比較すれば、ロジック部に
供給される電圧が立ち上がっていない状態では、基準電
圧の方が電圧値が高く、ロジック部に供給される電圧が
十分に立ち上がった時点で、ロジック部に供給される電
圧の方が電圧値が高くなることになる。すなわち、上記
の構成によれば、ロジック部に供給される電圧の立ち上
がりを、比較的簡単な構成によって、的確に検出するこ
とが可能となる。

【００４３】また、本発明に係るパワーオンリセット回
路は、上記の構成において、上記ロジック部に供給され
る電圧が、遅延回路を介して上記比較回路に入力される
ことを特徴としている。

【００４４】上記の構成によれば、ロジック部に供給さ
れる電圧の立ち上がりは、遅延回路によって遅延された
後に比較回路に入力されることになる。したがって、ロ
ジック部に供給される電圧の立ち上がりは、実際の立ち
上がりから遅延回路による遅延時間の後に検出されるこ
とになる。したがって、この遅延時間を、システムを初
期化するのに必要とされる時間が得られるように設定す
ることによって、システムを起動する際の誤動作を防止
することが可能となる。なお、システムの初期化に必要
とされる時間とは、リセット信号が起動してから各周辺
ブロックが初期化されるまでの時間に相当するものであ
る。

【００４５】また、本発明に係るパワーオンリセット回
路は、上記の構成において、上記第２リセット回路が、
電源電圧を整流する整流回路の出力電圧から所定の電圧
に変換するレギュレータ回路において用いられる基準電
圧と、上記整流回路の出力電圧とを比較する比較回路を
備え、この比較回路の出力に基づいて、上記第２リセッ
ト信号を生成することを特徴としている。

【００４６】上記の構成によれば、第２リセット信号
は、レギュレータ回路において用いられる基準電圧と、
整流回路の出力電圧との比較の結果に基づいて生成され
ることになる。基準電圧の立ち上がりは、整流回路の出
力電圧の立ち上がりにほぼ等しいものである。また、完
全に立ち上がった状態では、基準電圧は、整流回路の出
力電圧よりも低い値となるものである。したがって、完
全に立ち上がった状態での両者の電圧値を適宜調整して
比較すれば、整流回路の出力電圧が立ち上がっていない
状態では、基準電圧の方が電圧値が高く、整流回路の出
力電圧が十分に立ち上がった時点で、整流回路の出力電
圧の方が電圧値が高くなることになる。すなわち、上記
の構成によれば、整流回路の出力電圧の立ち上がりを、
比較的簡単な構成によって、的確に検出することが可能
となる。

【００４７】また、本発明に係るパワーオンリセット回
路は、上記の構成において、上記整流回路の出力電圧
が、遅延回路を介して上記比較回路に入力されることを
特徴としている。

【００４８】上記の構成によれば、整流回路の出力電圧
の立ち上がりは、遅延回路によって遅延された後に比較
回路に入力されることになる。したがって、整流回路の
出力電圧の立ち上がりは、実際の立ち上がりから遅延回
路による遅延時間の後に検出されることになる。したが
って、この遅延時間を、システムを初期化するのに必要
とされる時間が得られるように設定することによって、
システムを起動する際の誤動作を防止することが可能と
なる。

【００４９】また、本発明に係るパワーオンリセット回
路は、上記の構成において、上記リセット信号出力回路
が、上記第１リセット信号および上記第２リセット信号
の両方がリセット状態を解除する旨の信号となった時点
で、システムのリセット状態を解除する旨のリセット信
号を出力することを特徴としている。

【００５０】上記の構成によれば、電源電圧が急峻に立
ち上がる際には、第２リセット信号がリセット状態を解
除する旨の信号となるタイミングが、第１リセット信号
がリセット状態を解除する旨の信号となるタイミングよ
りも早くなるので、システムのリセット状態を解除する
旨のリセット信号は、第１リセット信号に基づくものと
なる。すなわち、電源電圧の立ち上がりが急峻な場合に
的確にリセットを解除する第１リセット回路からの第１
リセット信号に基づいてリセット解除が行われることに
なる。

【００５１】一方、電源電圧が緩やかに立ち上がる際に
は、第１リセット信号がリセット状態を解除する旨の信
号となるタイミングが、第２リセット信号がリセット状
態を解除する旨の信号となるタイミングよりも早くなる
ので、システムのリセット状態を解除する旨のリセット
信号は、第２リセット信号に基づくものとなる。すなわ
ち、電源電圧の立ち上がりが緩やかな場合に的確にリセ
ットを解除する第２リセット回路からの第２リセット信
号に基づいてリセット解除が行われることになる。

【００５２】すなわち、上記の構成によれば、電源電圧
の立ち上がりが急峻な場合、および緩やかな場合の両方
において、システムのリセット状態を的確に制御するこ
とが可能なパワーオンリセット回路を提供することがで
きる。

【００５３】また、本発明に係るパワーオンリセット回
路は、上記の構成において、上記第２リセット回路が、
上記整流回路の出力電圧の変動に対してヒステリシス特
性を有することを特徴としている。

【００５４】上記の構成によれば、第２リセット回路
は、整流回路の出力電圧が変動する方向に応じて、第２
リセット信号の生成を変化させることが可能となる。例
えば、電源電圧が立ち上がる場合には、確実にリセット
状態を維持する一方、例えば大容量のメモリにおける書
き込み動作や消去動作が行われるなどによって、一時的
に消費電流が増大することによって、整流回路の出力電
圧が一時的に降下する場合には、不要にリセットがかか
ることを防止することが可能となる。

【００５５】詳しく説明すると、電源電圧が立ち上がる
場合には、整流回路の出力電圧の変動は上昇方向とな
る。この場合には、整流回路の出力電圧が完全に立ち上
がった時点で、リセット状態を解除する第２リセット信
号を出力するようにヒステリシス特性を設定する。一
方、電源電圧の立ち上がりが完了し、定常的に電源電圧
が供給されている状態で、一時的に消費電流が増大する
ことによって整流回路の出力電圧が一時的に降下する場
合には、整流回路の出力電圧の変動は下降方向となる。
この場合には、ある程度の電圧の低下であれば、リセッ
ト状態への移行が行われないようにヒステリシス特性を
設定する。

【００５６】このように、上記の構成によれば、大電流
消費による電源電圧降下に伴うリセットの誤動作を防止
することが可能となるので、このような大電流を消費す
る大容量不揮発性メモリを搭載するシステムを構築する
ことが可能となる。

【００５７】また、本発明に係るパワーオンリセット回
路は、上記の構成において、上記システムが、外部の電
力供給源から接触型の電力供給をも行うとともに、上記
リセット信号出力回路が、上記第１リセット信号、上記
第２リセット信号、および、上記接触型の電力供給に伴
って入力される第３リセット信号のいずれか一方を上記
リセット信号として出力することを特徴としている。

【００５８】上記の構成では、非接触による電力供給と
ともに、接触型の電力供給が行われるシステムとなって
いる。そして、リセット信号出力回路は、第１リセット
信号および第２リセット信号に加えて、接触型の電力供
給に伴って入力される第３リセット信号にも基づいてリ
セット信号を出力することが可能となっている。これに
より、非接触型、および接触型のどちらの方式で電力が
供給されても、システムのリセット状態を的確に制御す
ることが可能なパワーオンリセット回路を提供すること
ができる。

【００５９】また、本発明に係るパワーオンリセット回
路は、上記の構成において、上記リセット信号出力回路
が、上記第３リセット信号が入力されている際には、該
第３リセット信号を最優先してリセット信号として出力
することを特徴としている。

【００６０】上記の構成によれば、接触型の電力供給が
行われている場合には、リセット動作が、第３リセット
信号に即座に応答して行われることになるので、周囲の
電磁波の影響を受けることなく、的確に接触型の電力供
給に対応したリセット動作を行うことが可能となる。

【００６１】また、本発明に係るＩＣカードは、上記の
パワーオンリセット回路を備えたことを特徴としてい
る。

【００６２】上記のようなパワーオンリセット回路をＩ
Ｃカードに適用することによって、例えば、外部の電力
供給源からの電力供給が安定しない非接触型ＩＣカード
においても、ＩＣカード内の各種機能ブロックに対し
て、的確にリセット動作を制御することが可能となる。
したがって、安定動作が保証されたＩＣカードを実現す
ることができる。

【００６３】また、例えば、上記のような非接触型ＩＣ
カードに、接触型の端子を設けるなどをすれば、非接触
型および接触型を兼用したＩＣカードを実現することも
可能である。

【００６４】

【発明の実施の形態】本発明の実施の一形態について図
面に基づいて説明すれば、以下のとおりである。

【００６５】図５は、本実施形態に係る半導体回路装置
の概略構成を示すブロック図である。この半導体回路装
置は、接触型および非接触型の両方に対応したＩＣカー
ドに内蔵されるものであり、パワーオンリセット回路を
採用したものとなっている。

【００６６】この半導体回路装置は、電磁波を用いた通
信を行うＲＦ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙ）部１
Ａ、各種論理演算を行う論理回路を複数備えたロジック
部１Ｂ、不揮発性メモリ部８、電圧制御回路部９などを
備えた構成となっている。ロジック部１Ｂは、データ処
理用のＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇ
Ｕｎｉｔ）２、暗号を高速処理するためのセキュリテ
ィ用プロセッサ３、演算処理における作業領域としての
ワークＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒ
ｙ）４、起動時に用いられるブートＲＯＭ（Ｒｅａｄ
ＯｎｌｙＭｅｍｏｒｙ）５、プロトコル制御回路６、
リセット回路７などを備えた構成となっている。

【００６７】また、ＲＦ部１Ａは、電磁誘導を起動させ
るアンテナコイル１３、アンテナコイル１３の接続端子
およびショットキーダイオードなどから構成される整流
回路１４、変調回路１５、復調回路１６、クロック抽出
回路１７、およびパワーオンリセット回路１８を備えた
構成となっている。

【００６８】本実施形態に係る半導体回路装置は、以下
に詳述するパワーオンリセット回路１８の構成、およ
び、フラッシュメモリに代表される大容量の不揮発性メ
モリ部８を備えている点を特徴としている。

【００６９】まず、上記の構成における動作の概要を説
明する。電磁誘導によって生じた電力は、整流回路１４
によって整流される。整流回路１４によって全波整流さ
れた電源電圧であるＲＥＧＩＮ電源は、電圧制御回路部
９に入力され、この電圧制御回路部９において各ブロッ
クに最適な電圧が生成され、各ブロックに供給される。
また、整流回路１４からの搬送波形がクロック抽出回路
１７によって抽出され、クロック信号が生成される。

【００７０】さらに、変調回路１５および復調回路１６
によって、振幅変調によりデータ通信が行われる。受信
した信号は、復調回路１６によって復調信号に変換さ
れ、セレクタ回路１１を介してプロトコル制御回路６に
入力され、ＣＰＵ２によって処理される。またＣＰＵ２
において送信信号が生成されると、この送信信号がプロ
トコル制御回路６からセレクタ回路１１を介して変調回
路１５に入力され、変調回路１５において送信に適した
信号に変換した後に、アンテナコイル１３から送信され
る。

【００７１】なお、本実施形態において用いられるＩＣ
カード、およびこのＩＣカードに対応したリーダライタ
装置は、ＩＳＯ／ＩＥＣ１４４４３のｔｙｐｅＢ規格に
準拠するものとしている。また、ＲＦ部１Ａは、リーダ
ライタ装置が送信する１３．５６ＭＨｚのキャリア波を
受信し、変調回路１５および復調回路１６は、ＡＳＫ
（ＡｍｐｌｉｔｕｄｅＳｈｉｆｔＫｅｙｉｎｇ）１
０％振幅変調によってキャリア波に重畳されたデータを
変復調するものとしている。

【００７２】次に、図５に示す各構成における動作につ
いて詳細に説明していく。リーダライタ装置から送信さ
れたキャリア波は、給電に最適に構成されたアンテナコ
イル１３によって受信される。そして、このアンテナコ
イル１３によって起動される電力は、ショットキーバリ
アダイオードなどによって構成された整流回路１４によ
って整流される。

【００７３】整流回路１４において生成される電気的信
号は、キャリア波からクロック抽出回路１７において抽
出される１３．５６ＭＨｚのＣＬＫ信号と、復調回路１
６においてＡＳＫ１０％振幅変調されたデータ信号と、
整流回路１４で全波整流された電源電圧（ここではＲＥ
ＧＩＮ電源と称する）との３種類となっている。

【００７４】前記したように、非接触型ＩＣカードの磁
場への進入の方法は様々であり、電源電圧の立ち上がり
方も様々であるが、ここでは、典型的な場合として、次
に示す２種類の場合について説明する。

【００７５】１つ目の場合として、非接触型ＩＣカード
をリーダライタ装置にセットした後に、リーダライタ装
置からＩＣカードに対して電圧を供給する場合を想定す
る。この場合のＲＥＧＩＮ電源の電圧（ＲＥＧＩＮ電
圧）およびＶＣＣ２Ｖ電圧の波形は、前記したように、
図１１に示すような波形となる。この場合、ＲＥＧＩＮ
電圧は、電源スイッチを入れてから数１０μｓｅｃで立
ち上がり、その立ち上がり波形は急峻となっている。

【００７６】なお、このように電源スイッチを投入して
電圧の供給を行う場合、電圧立ち上がりにチャタリング
が発生する場合があり、これを考慮してリセット期間を
設定する必要がある。

【００７７】ＶＣＣ２Ｖ電圧は、図５にも示すように、
ロジック部１Ｂおよび不揮発性メモリ部８へ供給される
電源電圧であり、電圧制御回路部９を構成するレギュレ
ータの出力である。整流回路１４から供給されるＲＥＧ
ＩＮ電圧が立ち上がった後、電圧制御回路部９内部で構
成される基準電圧発生回路で基準電圧ＶＲＥＦが発生さ
れる。そして、この基準電圧ＶＲＥＦが十分な電圧に達
した際に、レギュレータからＶＣＣ２Ｖ電圧が発生され
る。図１１において、ＲＥＧＩＮ電圧の立ち上がりとＶ
ＣＣ２Ｖ電圧の立ち上がりとの間に時間差が生じている
のはこのためである。なお、基準電圧ＶＲＥＦは、ＧＮ
Ｄレベルから電源電圧レベルの中で、最適な電圧値（例
えば１．５Ｖ）に設定しておく必要がある。

【００７８】２つ目の場合として、かざし動作、落とし
込み動作、およびタッチ＆ゴー動作などの処理によっ
て、リーダライタ装置からＩＣカードに対して電圧を供
給する場合を想定する。この場合のＲＥＧＩＮ電圧およ
びＶＣＣ２Ｖ電圧の波形は、前記したように、図１２に
示すような波形となる。この場合、ＲＥＧＩＮ電圧の立
ち上がり期間は数１００ｍｓｅｃとなり、その立ち上が
り波形は緩やかになっている。

【００７９】本実施形態に係るパワーオンリセット回路
１８は、上記のようないずれの電源電圧の立ち上がりの
場合でも、リセット信号の出力および解除を確実に行う
ことが可能となっている。以下、このパワーオンリセッ
ト回路１８の詳細について、図１に示すブロック図を参
照しながら説明する。

【００８０】パワーオンリセット回路１８は、第１リセ
ット回路２１、第２リセット回路２２、ＮＯＲ回路（リ
セット信号出力回路）２３、ＮＡＮＤ回路２４、および
インバータ２５を備えた構成となっている。第１リセッ
ト回路２１は、ＲＥＧＩＮ電圧、ＶＣＣ２Ｖ電圧、およ
び基準電圧ＶＲＥＦを入力するとともに、ＲＳＴ１信号
（第１リセット信号）を出力するようになっている。第
２リセット回路２２は、ＲＥＧＩＮ電圧および基準電圧
ＶＲＥＦを入力するとともに、ＲＳＴ２信号（第２リセ
ット信号）を出力するようになっている。

【００８１】ＮＯＲ回路２３は、第１リセット回路２１
からＲＳＴ１を入力し、第２リセット回路２２からＲＳ
Ｔ２を入力するとともに、そのＮＯＲ論理を出力する。
また、ＮＡＮＤ回路２４は、ＮＯＲ回路２３からの出力
およびＲＳＴＢ信号を入力するとともに、そのＮＡＮＤ
論理であるＰ−ＲＳＴＢ信号を出力する。インバータ２
５は、Ｐ−ＲＳＴＢ信号を反転させたパワーオンリセッ
ト信号としてのＰ−ＲＳＴ信号を出力する。なお、ＲＳ
ＴＢ信号、およびＮＡＮＤ回路２４については後述す
る。

【００８２】以上の構成において、第１リセット回路２
１は、基準電圧ＶＲＥＦを基準として、ＶＣＣ２Ｖ電圧
の立ち上がりを検出してＲＳＴ１信号を出力している。
また、第２リセット回路２２は、基準電圧ＶＲＥＦを基
準として、ＲＥＧＩＮ電圧の立ち上がりを検出してＲＳ
Ｔ２信号を出力している。これにより、電圧が急峻に立
ち上がる場合、および緩やかに立ち上がる場合の両方に
対応可能なリセット回路を実現している。以下に、第１
リセット回路２１および第２リセット回路２２について
詳細に説明する。

【００８３】まず、第１リセット回路２１の構成につい
て図２を参照しながら説明する。第１リセット回路２１
は、ＲＥＧＩＮ電圧を電源電圧とする比較回路２６、お
よびインバータ２７によって構成されている。比較回路
２６の（＋）端子には、ＶＣＣ２Ｖ電圧が抵抗Ｒ１と容
量Ｃ１とからなる直並列回路を介して入力されている。
また、比較回路２６の（−）端子には、基準電圧ＶＲＥ
Ｆが入力されている。このような構成によって、第１リ
セット回路２１は、ＶＣＣ２Ｖ電圧の立ち上がりを検出
して出力するようになっている。なお、インバータ２７
は、リセット信号としてのＲＳＴ１信号の極性を決める
ために設けられているものである。

【００８４】ここで、第１リセット回路２１から出力さ
れるＲＳＴ１信号は、出力が開始されてから、抵抗Ｒ１
と容量Ｃ１とからなる直並列回路による時定数Ｒ１Ｃ１
だけ遅延した時間の後に、出力が解除されることにな
る。したがって、時定数Ｒ１Ｃ１は、ＶＣＣ２Ｖ電圧が
立ち上がってからシステムを初期化するのに必要とされ
る時間が得られるように設定されることになる。

【００８５】すなわち、第１リセット回路２１は、図１
１に示したような、ＲＥＧＩＮ電圧の立ち上がりが急峻
な場合に応答する回路となる。以下にこれについて詳述
する。

【００８６】前記したように、ＲＥＧＩＮ電圧の立ち上
がりが急峻な場合、基準電圧ＶＲＥＦの立ち上がりは速
く、ほぼＲＥＧＩＮ電圧の立ち上がりと等しくなってい
る。このような基準電圧ＶＲＥＦが、比較回路２６の
（−）端子に入力されている。一方、ＶＣＣ２Ｖ電圧の
立ち上がりは、ＲＥＧＩＮ電圧の立ち上がりから若干遅
れたものとなっている。このようなＶＣＣ２Ｖ電圧が、
直並列回路による時定数Ｒ１Ｃ１だけ遅延されて比較回
路２６の（＋）端子に入力されている。すなわち、時定
数Ｒ１Ｃ１による遅延時間を与えることによって、リセ
ット期間を確保していることになる。

【００８７】ＲＥＧＩＮ電圧の立ち上がり時には、立ち
上がりの速い基準電圧ＶＲＥＦが入力されている比較回
路２６の（−）端子電圧が、立ち上がりが若干遅いＶＣ
Ｃ２Ｖ電圧が入力されている（＋）端子電圧よりも高く
なるので、インバータ２７を介して出力されるＲＳＴ１
信号は“Ｈ”レベルとなる。その後、ＶＣＣ２Ｖ電圧が
時定数Ｒ１Ｃ１による遅延時間の後に電圧が上昇し、こ
れにしたがって（＋）端子電圧が立ち上がり、（−）端
子電圧よりも大きくなった時点でＲＳＴ１信号は“Ｌ”
レベルになる。ここで、ＲＳＴ１信号が“Ｈ”レベルと
なっている期間がリセット期間となる。

【００８８】次に、第２リセット回路２２の構成につい
て図３を参照しながら説明する。第２リセット回路２２
は、ＲＥＧＩＮ電圧を電源電圧とする比較回路２８、お
よびインバータ２９によって構成されている。比較回路
２８の（＋）端子には、ＲＥＧＩＮ電圧を抵抗Ｒ３・Ｒ
４で分割した電圧が、並列に接続された容量Ｃ２を介し
て入力されている。また、比較回路２８の（−）端子に
は、基準電圧ＶＲＥＦが入力されている。このような構
成によって、第２リセット回路２２は、ＲＥＧＩＮ電圧
の立ち上がりを検出してリセットを解除する信号を出力
するようになっている。なお、インバータ２９は、リセ
ット信号としてのＲＳＴ２信号の極性を決めるために設
けられているものである。

【００８９】ここで、第２リセット回路２２から出力さ
れるＲＳＴ２信号は、ＲＥＧＩＮ電圧が立ち上がってか
ら、分割抵抗Ｒ３・Ｒ４および容量Ｃ２による時定数Ｒ
４Ｒ３Ｃ２／（Ｒ４＋Ｒ３）だけ遅延した時間の後に、
リセット状態を解除する信号として出力されることにな
る。したがって、時定数Ｒ４Ｒ３Ｃ２／（Ｒ４＋Ｒ３）
は、ＲＥＧＩＮ電圧が立ち上がってシステムを初期化す
るのに必要とされる時間が得られるように設定すること
になる。

【００９０】すなわち、第２リセット回路２２は、図１
２に示したような、ＲＥＧＩＮ電圧の立ち上がりが緩や
かな場合に応答する回路となる。以下にこれについて詳
述する。

【００９１】前記したように、ＲＥＧＩＮ電圧の立ち上
がりが緩やかな場合、基準電圧ＶＲＥＦの出力は、ＲＥ
ＧＩＮ電圧の立ち上がりに追従している。これは、基準
電圧ＶＲＥＦの応答が、ＲＥＧＩＮ電圧の立ち上がりよ
りも速いからである。

【００９２】基準電圧ＶＲＥＦが所定の電圧に達した場
合、電圧制御回路部９の内部で構成されているレギュレ
ータ出力回路からＶＣＣ２Ｖ電圧が出力される。

【００９３】比較回路２８の（＋）端子には、ＲＥＧＩ
Ｎ電圧が抵抗分割された電圧が入力されているので、Ｒ
ＥＧＩＮ電圧の立ち上がり当初では、比較回路２８の
（＋）端子の電位は、基準電圧ＶＲＥＦが入力されてい
る（−）端子の電位よりも低くなっている。よって、イ
ンバータ２９を介して出力されるＲＳＴ２信号は“Ｈ”
レベルとなる。

【００９４】その後、基準電圧ＶＲＥＦが、例えば１．
５Ｖで飽和した場合、比較回路２８の（＋）端子の電位
は上昇を継続し、やがては比較回路２８の（＋）端子の
電位が（−）端子の電位を上回るようになる。この時点
で、ＲＳＴ２信号は“Ｌ”レベルとなる。ここで、ＲＥ
ＧＩＮ電圧の入力は、時定数Ｒ４Ｒ３Ｃ２／（Ｒ４＋Ｒ
３）による遅延時間分だけ遅延しているので、ＲＳＴ２
信号が“Ｌ”レベルとなるのは、ＲＥＧＩＮ電圧が立ち
上がってから遅延時間が経過した後になる。

【００９５】そして、パワーオンリセット回路１８は、
以上のような動作を行う第１リセット回路２１および第
２リセット回路２２を備えた構成となっており、パワー
オンリセット信号Ｐ−ＲＳＴは、それぞれの出力ＲＳＴ
１信号およびＲＳＴ２信号をＯＲ演算した出力によって
得られることになる。すなわち、パワーオンリセット回
路１８は、ＲＥＧＩＮ電圧が急峻に立ち上がる場合およ
び緩やかに立ち上がる場合のどちらの場合においても、
最適なリセット期間を設定することが可能なパワーオン
リセット信号Ｐ−ＲＳＴを出力することが可能となって
いる。

【００９６】次に、電源電圧が急峻に立ち上がる場合お
よび緩やかに立ち上がる場合について、パワーオンリセ
ット回路１８内における各信号の変化について、図６お
よび図７を参照しながら以下に説明する。

【００９７】図６において、ＲＥＧＩＮ電圧の立ち上が
り期間ｔＲＥＧＩＮは、数μｓｅｃとなっている。すな
わち、図６は、ＲＥＧＩＮ電圧が急峻に立ち上がる場合
を示している。前記したように、ＲＥＧＩＮ電圧の立ち
上がりからＶＣＣ２Ｖ電圧の立ち上がりまでには、レギ
ュレータ動作などのために時間差がある。一方、ＲＳＴ
１信号およびＲＳＴ２信号は、ＲＥＧＩＮ電圧の立ち上
がりと同様のタイミングで立ち上がっている。

【００９８】まず最初に、ＲＥＧＩＮ電圧が立ち上がっ
たことを第２リセット回路２２が検出し、ＲＳＴ２信号
が“Ｌ”レベルとなる。ＲＥＧＩＮ電圧の立ち上がりが
急峻であるほどＲＳＴ２信号が“Ｌ”レベルとなるのが
速くなる。なお、本実施形態では、ＲＥＧＩＮ電圧が約
４．０Ｖ程度に立ち上がったときに、ＲＳＴ２信号が
“Ｌ”レベルとなるように設定している。

【００９９】次に、ＶＣＣ２Ｖ電圧が立ち上がり、この
立ち上がりから時定数Ｒ１Ｃ１による遅延時間によって
決定されるリセット期間ｔＲＳＴ１を経過した後に、Ｒ
ＳＴ１信号が“Ｌ”レベルとなる。このときに、Ｐ−Ｒ
ＳＴ信号は“Ｈ”となり、リセットが解除される。この
ように、ＲＥＧＩＮ電圧の立ち上がりが急峻な場合に
は、第１リセット回路２１が有効に働いている。

【０１００】図７において、ＲＥＧＩＮ電圧の立ち上が
り期間ｔＲＥＧＩＮは、数１００ｍｓｅｃとなってい
る。すなわち、図７は、ＲＥＧＩＮ電圧が緩やかに立ち
上がる場合を示している。前記したように、ＲＥＧＩＮ
電圧の立ち上がりとともに、基準電圧ＶＲＥＦも同様に
立ち上がっており、この基準電圧ＶＲＥＦが所定の電圧
に達した場合に、ＶＣＣ２Ｖ電圧が出力し始めている。
このとき、第１リセット回路２１が、最初にＶＣＣ２Ｖ
電圧の立ち上がりを検出して、ＲＳＴ１信号が“Ｌ”レ
ベルに確定される。

【０１０１】次に、ＲＳＴ２信号は、ＲＥＧＩＮ電圧の
立ち上がりに沿って“Ｈ”レベルで出力され、ＲＥＧＩ
Ｎ電圧が所定電圧（例えば約４．０Ｖ）に達した際に、
これを検出して、時定数Ｒ４Ｒ３Ｃ２／（Ｒ４＋Ｒ３）
による遅延時間が経過した後に“Ｌ”レベルに変更され
る。このときに、Ｐ−ＲＳＴ信号は“Ｈ”となり、リセ
ットが解除される。このように、ＲＥＧＩＮ電圧の立ち
上がりが緩やかな場合には、第２リセット回路２２が有
効に働いている。

【０１０２】なお、本実施形態では、電源電圧の立ち上
がりに対して、第１リセット回路２１および第２リセッ
ト回路２２の誤動作を起こさないように、それぞれの回
路における動作範囲が重なるように設計している。すな
わち、第１リセット回路２１は、ｔＲＥＧＩＮ期間が数
μｓｅｃから数ｍｓｅｃまでの範囲で動作し、第２リセ
ット回路２２は、ｔＲＥＧＩＮ期間が数１００μｓｅｃ
から数１００ｍｓｅｃ以上の範囲で動作するように設定
している。回路の切り換わりはｔＲＥＧＩＮ期間が数１
００μｓｅｃから数ｍｓｅｃとなる時点とし、その範囲
では、両方の回路が動作することになるが、第２リセッ
ト回路２２の方を優先するものとしている。

【０１０３】次に、図１において、ＮＡＮＤ回路２４に
入力されるＲＳＴＢ信号について説明する。このＲＳＴ
Ｂ信号（第３リセット信号）は、外部から入力されるリ
セット信号であり、論理“Ｌ”をアクティブとする信号
である。本実施形態に係る半導体回路装置が、非接触型
および接触型を兼用したＩＣカードであるコンビネーシ
ョンカードに用いられる場合、ＲＳＴＢ信号は、接触型
の外部端子から入力されるリセット信号に相当すること
になる。

【０１０４】本実施形態では、図１に示す構成からわか
るように、外部からのリセット信号であるＲＳＴＢ信号
が、ＲＳＴ１信号およびＲＳＴ２信号よりも優先度が高
くなるように設定している。しかしながら、適用するＩ
Ｃカードの仕様に合わせて、これらの信号の優先順位を
適宜変更してもよい。この優先順位を変更するには、Ｎ
ＡＮＤ回路２４に相当する回路を変更することによって
対応することが可能である。

【０１０５】外部からのリセット信号を最優先とした場
合、本実施形態におけるパワーオンリセット回路１８を
用いたＩＣカードとして用いた場合、リセット動作は、
外部端子からのリセット信号入力によって即座に応答す
ることになり、リーダライタ装置を含む周辺の電磁波の
影響を除外することが可能となる。

【０１０６】次に、前記において課題として挙げてい
る、消費電流の増大に対する対策について説明する。非
接触型ＩＣカードシステムにおいては、ＩＣカードに供
給される電源は比較的小さい容量となっている。この場
合、消費電流が増大すると、電源電圧レベルが下降する
可能性がある。したがって、例えば非接触型のＩＣカー
ド内に大容量の不揮発性メモリを設け、大きな電力を必
要とする書き込みあるいは消去動作を行う場合にも、リ
セット信号の誤動作を防止する手段が必要となる。

【０１０７】図４は、このようなリセット信号の誤動作
を防止する手段を備えた第２リセット回路２２の構成例
を示している。この第２リセット回路２２は、図３に示
す第２リセット回路２２の構成と比較して、分割抵抗Ｒ
３・Ｒ４および容量Ｃ２から比較回路２８の（＋）端子
までの間に、抵抗Ｒ５を挿入するとともに、比較回路２
８の出力から（＋）端子に対して抵抗Ｒ６による正方向
のフィードバックをかけている点で異なっており、その
他の構成は同様となっている。このような回路は、ヒス
テリシスコンパレータと呼ばれるものであり、第２リセ
ット回路２２にヒステリシス特性を与えるのに都合がよ
いものである。

【０１０８】抵抗Ｒ５・Ｒ６およびオペアンプから構成
されるヒステリシスコンパレータの構成を図８（ａ）
に、このヒステリシスコンパレータの動作波形を図８
（ｂ）にそれぞれ示す。図８（ａ）において、Ｖｒは、
オペアンプの（＋）端子に入力される電圧を示し、Ｖｉ
ｎは、（−）端子に入力される電圧を示し、Ｖｏｕｔ
は、オペアンプからの出力を示している。また、図８
（ｂ）において、横軸はＶｉｎを示し、縦軸はＶｏｕｔ
を示している。

【０１０９】Ｖｉｎの上限電圧ＶＨおよび下限電圧ＶＬ
は、次の式によって示される。ＶＨ＝Ｒ５／（Ｒ５＋Ｒ６）＊（ＶｏｕｔＨ−Ｖｒ）＋Ｖｒ（１）ＶＬ＝Ｒ５／（Ｒ５＋Ｒ６）＊（ＶｏｕｔＬ−Ｖｒ）＋Ｖｒ（２）上式のように、抵抗Ｒ５・Ｒ６の設定によって、ヒステ
リシス動作電圧の上限電圧ＶＨおよび下限電圧ＶＬを決
定することが可能となる。

【０１１０】図４に示す構成のように、このヒステリシ
スコンパレータを、図１に示すパワーオンリセット回路
１８において、電源電圧となるＲＥＧＩＮ電圧を直接検
出する第２リセット回路２２に適用することによって、
電源電圧が微小変動する場合に、これに効果的に対応す
ることができる。

【０１１１】すなわち、図８（ｂ）に示すように、この
ヒステリシスコンパレータは、Ｖｉｎが上昇している際
には、上限電圧ＶＨにおいて出力電圧がＶｏｕｔＨから
ＶｏｕｔＬに変化する一方、Ｖｉｎが下降する際には、
下限電圧ＶＬにおいて出力電圧がＶｏｕｔＬからＶｏｕ
ｔＨに変化することになる。つまり、ＲＥＧＩＮ電圧の
立ち上がり時には、上限電圧ＶＨに対応する電圧となっ
た時点でＲＳＴ２信号が“Ｈ”から“Ｌ”へ変化する一
方、過大な消費電流が生じるなどの理由によってＲＥＧ
ＩＮ電圧が下がった場合は、ＲＥＧＩＮ電圧が下限電圧
ＶＬに対応する電圧となるまで、ＲＳＴ２信号は変化し
ないことになる。

【０１１２】図９は、第２リセット回路２２を図４に示
すような構成とした場合の各信号の動作波形を示してい
る。なお、この図９は、半導体回路装置内で過大な消費
電流が発生した場合のリセット回路動作時の動作例を示
している。図中、（１）から（２）の間の期間で過大な
消費電流が発生したものとし、これにより、ＲＥＧＩＮ
電圧値が下がっている。

【０１１３】ここで、ＲＥＧＩＮ電圧が立ち上がったこ
とを検出する電圧を４．０Ｖとしているものとし、上記
のＲＥＧＩＮ電圧の下降が４．０Ｖを下回ったとする
と、図３に示す第２リセット回路２２の場合には、ＲＳ
Ｔ２信号が“Ｌ”から“Ｈ”へ変化する誤作動を起こす
ことになる。

【０１１４】これに対して、図４に示す第２リセット回
路２２の場合には、オペアンプの入力部にヒステリシス
を与えることによってＲＥＧＩＮ電圧の変動を吸収する
ことができるので、パワーオンリセット回路１８の誤動
作を防止することが可能となる。

【０１１５】このような構成によれば、大電流消費によ
る電源電圧降下に伴うリセット回路の誤動作が防止され
るので、半導体回路装置に、大電流を消費する大容量不
揮発性メモリを搭載することが可能となり、複数のアプ
リケーションソフトを格納した多目的ＩＣカードを実現
することが可能となる。

【０１１６】本実施形態では、非接触型のＩＣカードに
対してＲＦ給電を行うための半導体回路装置について説
明したが、ＩＣカード以外にも、ＲＦ給電を行うシステ
ムであれば、本発明を適用することが可能である。ま
た、荷物に取り付けるタグとの間で、非接触で情報をや
り取りする非接触タグシステムなどにも適用することが
可能である。

【０１１７】

【発明の効果】以上のように、本発明に係るパワーオン
リセット回路は、外部の電力供給源から電磁誘導により
非接触で電源電圧を取得し、この電源電圧を所定の電圧
に変換して、論理演算を行うロジック部に供給するシス
テムに設けられ、上記システムのリセット状態を制御す
るリセット信号を生成するパワーオンリセット回路にお
いて、上記ロジック部に供給される電圧の値を検出して
第１リセット信号を生成する第１リセット回路と、上記
外部の電力供給源から取得した電源電圧を整流する整流
回路の出力電圧を検出して第２リセット信号を生成する
第２リセット回路と、上記第１リセット信号および上記
第２リセット信号のいずれか一方を上記リセット信号と
して出力するリセット信号出力回路とを備えている構成
である。

【０１１８】これにより、電源電圧が急峻に立ち上がる
場合、および緩やかに立ち上がる場合のどちらにおいて
も、システムのリセット状態を的確に制御することが可
能なパワーオンリセット回路を提供することができると
いう効果を奏する。

【０１１９】また、本発明に係るパワーオンリセット回
路は、上記第１リセット回路が、電源電圧を整流する整
流回路の出力電圧から所定の電圧に変換するレギュレー
タ回路において用いられる基準電圧と、上記ロジック部
に供給される電圧とを比較する比較回路を備え、この比
較回路の出力に基づいて、上記第１リセット信号を生成
する構成である。

【０１２０】これにより、上記の構成による効果に加え
て、ロジック部に供給される電圧の立ち上がりを、比較
的簡単な構成によって、的確に検出することが可能とな
るという効果を奏する。

【０１２１】また、本発明に係るパワーオンリセット回
路は、上記ロジック部に供給される電圧が、遅延回路を
介して上記比較回路に入力される構成である。

【０１２２】これにより、上記の構成による効果に加え
て、ロジック部に供給される電圧の立ち上がりは、実際
の立ち上がりから遅延回路による遅延時間の後に検出さ
れることになる。したがって、この遅延時間を、システ
ムを初期化するのに必要とされる時間が得られるように
設定することによって、システムを起動する際の誤動作
を防止することが可能となるという効果を奏する。

【０１２３】また、本発明に係るパワーオンリセット回
路は、上記第２リセット回路が、電源電圧を整流する整
流回路の出力電圧から所定の電圧に変換するレギュレー
タ回路において用いられる基準電圧と、上記整流回路の
出力電圧とを比較する比較回路を備え、この比較回路の
出力に基づいて、上記第２リセット信号を生成する構成
である。

【０１２４】これにより、上記の構成による効果に加え
て、整流回路の出力電圧の立ち上がりを、比較的簡単な
構成によって、的確に検出することが可能となるという
効果を奏する。

【０１２５】また、本発明に係るパワーオンリセット回
路は、上記整流回路の出力電圧が、遅延回路を介して上
記比較回路に入力される構成である。

【０１２６】これにより、上記の構成による効果に加え
て、整流回路の出力電圧の立ち上がりは、実際の立ち上
がりから遅延回路による遅延時間の後に検出されること
になる。したがって、この遅延時間を、システムを初期
化するのに必要とされる時間が得られるように設定する
ことによって、システムを起動する際の誤動作を防止す
ることが可能となるという効果を奏する。

【０１２７】また、本発明に係るパワーオンリセット回
路は、上記リセット信号出力回路が、上記第１リセット
信号および上記第２リセット信号の両方がリセット状態
を解除する旨の信号となった時点で、システムのリセッ
ト状態を解除する旨のリセット信号を出力する構成であ
る。

【０１２８】これにより、上記の構成による効果に加え
て、電源電圧の立ち上がりが急峻な場合、および緩やか
な場合の両方において、システムのリセット状態を的確
に制御することが可能なパワーオンリセット回路を提供
することができるという効果を奏する。

【０１２９】また、本発明に係るパワーオンリセット回
路は、上記第２リセット回路が、上記整流回路の出力電
圧の変動に対してヒステリシス特性を有する構成であ
る。

【０１３０】これにより、上記の構成による効果に加え
て、大電流消費による電源電圧降下に伴うリセットの誤
動作を防止することが可能となるので、このような大電
流を消費する大容量不揮発性メモリを搭載するシステム
を構築することが可能となるという効果を奏する。

【０１３１】また、本発明に係るパワーオンリセット回
路は、上記システムが、外部の電力供給源から接触型の
電力供給をも行うとともに、上記リセット信号出力回路
が、上記第１リセット信号、上記第２リセット信号、お
よび、上記接触型の電力供給に伴って入力される第３リ
セット信号のいずれか一方を上記リセット信号として出
力する構成である。

【０１３２】これにより、上記の構成による効果に加え
て、非接触型、および接触型のどちらの方式で電力が供
給されても、システムのリセット状態を的確に制御する
ことが可能なパワーオンリセット回路を提供することが
できるという効果を奏する。

【０１３３】また、本発明に係るパワーオンリセット回
路は、上記リセット信号出力回路が、上記第３リセット
信号が入力されている際には、該第３リセット信号を最
優先してリセット信号として出力する構成である。

【０１３４】これにより、上記の構成による効果に加え
て、周囲の電磁波の影響を受けることなく、的確に接触
型の電力供給に対応したリセット動作を行うことが可能
となるという効果を奏する。

【０１３５】また、本発明に係るＩＣカードは、上記の
パワーオンリセット回路を備えた構成である。

【０１３６】これにより、例えば、外部の電力供給源か
らの電力供給が安定しない非接触型ＩＣカードにおいて
も、ＩＣカード内の各種機能ブロックに対して、的確に
リセット動作を制御することが可能となる。したがっ
て、安定動作が保証されたＩＣカードを実現することが
できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体回路装置が備
えるパワーオンリセット回路の概略構成を示すブロック
図である。

【図２】上記パワーオンリセット回路が備える第１リセ
ット回路の概略構成を示すブロック図である。

【図３】上記パワーオンリセット回路が備える第２リセ
ット回路の概略構成を示すブロック図である。

【図４】上記第２リセット回路にヒステリシスコンパレ
ータを適用した場合の概略構成を示すブロック図であ
る。

【図５】上記半導体回路装置の概略構成を示すブロック
図である。

【図６】ＲＥＧＩＮ電圧が急峻に立ち上がる場合の、各
信号の動作波形を示す説明図である。

【図７】ＲＥＧＩＮ電圧が緩やかに立ち上がる場合の、
各信号の動作波形を示す説明図である。

【図８】同図（ａ）は、ヒステリシスコンパレータの概
略構成を示す回路図であり、同図（ｂ）は、ヒステリシ
スコンパレータの動作波形を示す説明図である。

【図９】大電流が消費される場合に、ヒステリシスコン
パレータを適用した第２リセット回路を用いた場合の、
各信号の動作波形を示すブロック図である。

【図１０】従来の半導体装置回路の概略構成を示すブロ
ック図である。

【図１１】ＲＥＧＩＮ電圧が急峻に立ち上がる場合の、
ＲＥＧＩＮ電圧およびＶＣＣ２Ｖ電圧の波形を示す説明
図である。

【図１２】ＲＥＧＩＮ電圧が緩やかに立ち上がる場合
の、ＲＥＧＩＮ電圧およびＶＣＣ２Ｖ電圧の波形を示す
説明図である。

【符号の説明】

１ＡＲＦ部１Ｂロジック部２ＣＰＵ８不揮発性メモリ部９電圧制御回路部１３アンテナコイル１４整流回路１５変調回路１６復調回路１７クロック抽出回路１８パワーオンリセット回路２１第１リセット回路２２第２リセット回路２６・２８比較回路

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B035 AA11 BB09 CA12 CA23 5B054 BB01 BB11 CC05 DD30 5J055 AX21 AX57 BX41 CX17 DX02 EX02 EY01 EY05 EY10 EY12 EZ10 EZ15 EZ23 EZ25 EZ29 EZ30 EZ39 EZ50 FX18 FX38 GX01 GX02

Claims

【特許請求の範囲】

【請求項１】外部の電力供給源から電磁誘導により非接
触で電源電圧を取得し、この電源電圧を所定の電圧に変
換して、論理演算を行うロジック部に供給するシステム
に設けられ、上記システムのリセット状態を制御するリ
セット信号を生成するパワーオンリセット回路におい
て、上記ロジック部に供給される電圧の値を検出して第１リ
セット信号を生成する第１リセット回路と、上記外部の電力供給源から取得した電源電圧を整流する
整流回路の出力電圧を検出して第２リセット信号を生成
する第２リセット回路と、上記第１リセット信号および上記第２リセット信号のい
ずれか一方を上記リセット信号として出力するリセット
信号出力回路とを備えていることを特徴とするパワーオ
ンリセット回路。
【請求項２】上記第１リセット回路が、電源電圧を整流
する整流回路の出力電圧から所定の電圧に変換するレギ
ュレータ回路において用いられる基準電圧と、上記ロジ
ック部に供給される電圧とを比較する比較回路を備え、
この比較回路の出力に基づいて、上記第１リセット信号
を生成することを特徴とする請求項１記載のパワーオン
リセット回路。
【請求項３】上記ロジック部に供給される電圧が、遅延
回路を介して上記比較回路に入力されることを特徴とす
る請求項２記載のパワーオンリセット回路。
【請求項４】上記第２リセット回路が、電源電圧を整流
する整流回路の出力電圧から所定の電圧に変換するレギ
ュレータ回路において用いられる基準電圧と、上記整流
回路の出力電圧とを比較する比較回路を備え、この比較
回路の出力に基づいて、上記第２リセット信号を生成す
ることを特徴とする請求項１、２、または３記載のパワ
ーオンリセット回路。
【請求項５】上記整流回路の出力電圧が、遅延回路を介
して上記比較回路に入力されることを特徴とする請求項
４記載のパワーオンリセット回路。
【請求項６】上記リセット信号出力回路が、上記第１リ
セット信号および上記第２リセット信号の両方がリセッ
ト状態を解除する旨の信号となった時点で、システムの
リセット状態を解除する旨のリセット信号を出力するこ
とを特徴とする請求項１ないし５のいずれか一項に記載
のパワーオンリセット回路。
【請求項７】上記第２リセット回路が、上記整流回路の
出力電圧の変動に対してヒステリシス特性を有すること
を特徴とする請求項１ないし６のいずれか一項に記載の
パワーオンリセット回路。
【請求項８】上記システムが、外部の電力供給源から接
触型の電力供給をも行うとともに、上記リセット信号出
力回路が、上記第１リセット信号、上記第２リセット信
号、および、上記接触型の電力供給に伴って入力される
第３リセット信号のいずれか一方を上記リセット信号と
して出力することを特徴とする請求項１ないし７のいず
れか一項に記載のパワーオンリセット回路。
【請求項９】上記リセット信号出力回路が、上記第３リ
セット信号が入力されている際には、該第３リセット信
号を最優先してリセット信号として出力することを特徴
とする請求項８記載のパワーオンリセット回路。
【請求項１０】請求項１ないし９のいずれか一項に記載
のパワーオンリセット回路を備えたことを特徴とするＩ
Ｃカード。