JP2005024502A

JP2005024502A - 電源電圧検出回路及び半導体集積回路装置

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Publication number: JP2005024502A
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Inventors: Hirofumi Saito; 浩文齊藤
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Abstract

【課題】回路規模の増大を抑制しつつ、電源電圧の緩やかな変動及び急激な変動のいずれも検出することが可能な電源電圧検出回路、及びそれを備えた半導体集積回路装置を提供する。
【解決手段】外部から供給される外部電源電圧、及び外部電源電圧から生成される内部電源電圧が予め設定された規格外に変動したことを検出するための電源電圧検出回路であって、内部電源電圧が所定の電圧以下になったことを検出する第１のコンパレータと、内部電源電圧が所定の電圧よりも高くなったことを検出する第２のコンパレータと、第１のコンパレータの一方の入力端子と外部電源電圧間を交流結合する第１のコンデンサと、第２のコンパレータの一方の入力端子と外部電源電圧間を交流結合する第２のコンデンサとを有する構成とする。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、特に電源電圧が予め設定された規格外に変動したことを検出するための電源電圧検出回路を備えた半導体集積回路装置に関する。

近年の半導体集積回路装置は、ＣＰＵ、論理回路、メモリなどの機能をそれぞれ単体で有する構成だけではなく、それらを１つのチップ上に搭載してシステムを構成するシステムオンチップ（System On Chip）化が進んでいる。

このような半導体集積回路装置では、内部回路が様々な電圧で動作するため、外部電源電圧ＥＶＤＤから内部回路で用いる内部電源電圧ＶＤＤを生成する複数のレギュレータ回路が内蔵されている。

レギュレータ回路は、帰還ループを備えることで内部電源電圧ＶＤＤを一定に制御する構成であるが、外部電源電圧ＥＶＤＤが大きく変動した場合は、その変動に追従することができずに内部電源電圧ＶＤＤも変動してしまう。そのため、ＣＰＵの暴走やメモリに対する書き込み不良等の問題が発生する。

このような問題に対処するため、半導体集積回路装置内に、電源電圧が規格外に変動したことを検出する電源電圧検出回路を備え、外部電源電圧ＥＶＤＤや内部電源電圧ＶＤＤが規格外になったときにＣＰＵの動作をリセットする等の処理が行われている。

図７は従来の電源電圧検出回路を備えた半導体集積回路装置の構成を示す回路図である。

図７に示すように、従来の半導体集積回路装置は、所定の基準電圧ＶＲＥＦを生成する基準電圧発生回路１と、基準電圧ＶＲＥＦを用いて内部回路４に供給する内部電源電圧ＶＤＤを生成するレギュレータ回路２と、レギュレータ回路２から出力される内部電源電圧ＶＤＤが規格外であるか否かを検出し、その検出結果を出力する電源電圧検出回路５とを有する構成である。

図７に示す基準電圧発生回路１は、ダイオードＤ１の順方向電圧を利用して一定の基準電圧ＶＲＥＦを生成する回路であり、例えば、非特許文献１で紹介された構成である。

レギュレータ回路２は、差動増幅回路２１と、ＣＰＵ等を含む内部回路４に内部電源電圧ＶＤＤを供給する出力トランジスタ２２と、内部電源電圧ＶＤＤを分圧する４つの抵抗素子Ｒａ、Ｒｂ、Ｒｃ、Ｒｄとを有する構成である。なお、図７に示すレギュレータ回路２は、例えば非特許文献２で紹介された構成である。

差動増幅回路２１の＋入力端子には基準電圧ＶＲＥＦが入力され、差動増幅回路２１の−入力端子には抵抗素子Ｒｂ、Ｒｃの接続ノードの出力電圧が帰還される。このとき、内部電源電圧ＶＤＤは、以下の式で表すことができる。

ＶＤＤ＝（（Ｒａ＋Ｒｂ＋Ｒｃ＋Ｒｄ）／（Ｒｃ＋Ｒｄ））ＶＲＥＦ
すなわち、図７に示すレギュレータ回路２は、（Ｒａ＋Ｒｂ）と（Ｒｃ＋Ｒｄ）の比率を変えることで内部電源電圧ＶＤＤの値を変更できる。

電源電圧検出回路５は、内部電源電圧ＶＤＤが所定電圧以下になったことを検出する第１のコンパレータ５１と、内部電源電圧ＶＤＤが所定電圧よりも高くなったことを検出する第２のコンパレータ５２とを有する構成である。

第１のコンパレータ５１の−入力端子にはレギュレータ回路２の抵抗素子Ｒａ、Ｒｂの接続ノードの出力電圧ＶＬが入力され、第２のコンパレータ５２の＋入力端子にはレギュレータ回路２の抵抗素子Ｒｃ、Ｒｄの接続ノードの出力電圧ＶＨが入力される。また、第１のコンパレータ５１の＋入力端子及び第２のコンパレータ５２の−入力端子にはそれぞれ基準電圧ＶＲＥＦが入力される。

ここで、ＶＬ及びＶＨは以下の式で表すことができる。

ＶＬ＝（（Ｒｂ＋Ｒｃ＋Ｒｄ）／（Ｒａ＋Ｒｂ＋Ｒｃ＋Ｒｄ））ＶＤＤ
ＶＨ＝（Ｒｄ／（Ｒａ＋Ｒｂ＋Ｒｃ＋Ｒｄ））ＶＤＤ
内部電源電圧ＶＤＤが規格内の場合、ＶＲＥＦ＜ＶＬ、ＶＲＥＦ＞ＶＨの関係にあるため、第１のコンパレータ５１及び第２のコンパレータ５２の出力はそれぞれLow levelとなる。

一方、内部電源電圧ＶＤＤが低下すると、ＶＬ及びＶＨの値も低下し、ＶＲＥＦ＞ＶＬになったとき第１のコンパレータ５１の出力ＯＵＴＬはHigh levelとなる。また、内部電源電圧ＶＤＤが上昇すると、ＶＬ及びＶＨの値も上昇し、ＶＲＥＦ＜ＶＨになったとき第２のコンパレータ５２の出力ＯＵＴＨはHigh levelとなる。

したがって、図７に示した構成によれば、内部電源電圧ＶＤＤが規格外になったときに、その電圧異常を示す検出信号が第１のコンパレータ５１または第２のコンパレータ５２から出力されるため、この検出信号を用いて内部回路動作のリセットを行うことでＣＰＵの暴走等を防止できる。

しかしながら、図７に示した従来の半導体集積回路装置では、外部電源電圧ＥＶＤＤが急激に変動した場合に電源電圧検出回路が反応できないため、電圧異常を示す信号（ここでは、High level）が出力されない問題がある。

図８及び図９に、外部電源電圧ＥＶＤＤの急激な変動時おける、内部電源電圧ＶＤＤ、基準電圧ＶＲＥＦ、抵抗素子Ｒａ、Ｒｂの接続ノードの出力電圧ＶＬ、抵抗素子Ｒｃ、Ｒｄの接続ノードの出力電圧ＶＨ、第１のコンパレータの出力ＯＵＴＬ、及び第２のコンパレータの出力ＯＵＴＨの電圧変動のシミュレーション結果を示す。

図８に示すように、外部電源電圧ＥＶＤＤが急激に低下すると、内部電源電圧ＶＤＤはレギュレータ回路２の反応時間が経過した後に低下し、ＶＬ、ＶＨも内部電源電圧ＶＤＤに追従して低下する。図８に示すように、例えば、外部電源電圧ＥＶＤＤが２．７Ｖから１．７Ｖに低下した場合、内部電源電圧ＶＤＤは２．３Ｖから２．０Ｖに低下する。このとき、内部電源電圧ＶＤＤの電圧異常を検出すべき第１のコンパレータ５１の出力ＯＵＴＬはLow levelのままである。内部電源電圧ＶＤＤ＝２．０ＶはＣＰＵが暴走する可能性のある電圧であるため、この電圧を異常と検出できないことは製品として致命的な欠点となる。

なお、抵抗素子Ｒａ、Ｒｂ、Ｒｃ、Ｒｄの値を調整して内部電源電圧ＶＤＤの正常時におけるＶＬの値を基準電圧ＶＲＥＦに近づければ、図８に示した外部電源電圧ＥＶＤＤの変動でも第１のコンパレータ５１からHigh levelを出力させることが可能である。しかしながら、その場合は、第１のコンパレータ５１の検出感度が敏感になり、第１のコンパレータ５１の入力端子にノイズ等が混入しただけで第１のコンパレータ５１の出力ＯＵＴＬがHigh levelに切り換わってしまう。そのため、ＣＰＵ等の動作が不必要にリセットされてしまう。

一方、外部電源電圧ＥＶＤＤが急激に上昇すると、図９に示すように内部電源電圧ＶＤＤは変動しないため、ＶＬ、ＶＨも変化せず、第２のコンパレータ５２の出力ＯＵＴＨもLow levelのままである。この場合、内部電源電圧ＶＤＤが一定に制御されているため、内部回路４に含まれるＣＰＵが暴走することはない。しかしながら、外部電源電圧ＥＶＤＤが基準電圧発生回路１やレギュレータ回路２等の各構成素子の耐圧以上に上昇すると、半導体集積回路装置が破損するおそれがある。

そこで、外部電源電圧ＥＶＤＤの急激な変動を検出するための構成が、例えば特許文献１で提案されている。この特許文献１に記載された電源電圧検出回路の構成を図１０に示す。

図１０に示すように、特許文献１に記載された電源電圧検出回路は、外部電源電圧ＥＶＤＤを分圧する４つの抵抗素子Ｒ１〜Ｒ４と、外部電源電圧ＥＶＤＤの急激な低下を検出する第１のコンパレータ６１と、外部電源電圧ＥＶＤＤの急激な上昇を検出する第２のコンパレータ６２と、第１のコンパレータ６１及び第２のコンパレータ６２の出力信号の論理和を出力する論理和ゲート６３と、第１のコンパレータ６１及び第２のコンパレータ６２の一方の入力端子の電圧を充放電するための抵抗素子Ｒ５及びコンデンサＣ_Xとを有する構成である。

第１のコンパレータ６１の−入力端子には、抵抗素子Ｒ１、Ｒ２の接続ノード（ノードＡ）の出力電圧が入力され、第２のコンパレータ６２の＋入力端子には、抵抗素子Ｒ３、Ｒ４の接続ノード（ノードＢ）の出力電圧が入力される。また、第１のコンパレータ６１の＋入力端子及び第２のコンパレータ６２の−入力端子（ノードＣ）には、コンデンサＣ_Xを介して接地電位に接続され、抵抗素子Ｒ２、Ｒ３の接続ノードの出力電圧が抵抗素子Ｒ５を介して入力される。

このような構成において、図１０に示す電源電圧検出回路では、Ｒ３＞Ｒ５に設定することによりノードＡ、Ｂ、Ｃにおける定常時の出力電圧Ｖ_A、Ｖ_B、Ｖ_Cの関係がＶ_A＞Ｖ_C＞Ｖ_Bとなる。このとき、第１のコンパレータ６１及び第２のコンパレータ６２の出力はそれぞれLow levelである。

この状態で、外部電源電圧ＥＶＤＤが急激に低下すると、ノードＡの出力電圧Ｖ_Aはそれに追従して急激に変化し、ノードＣの出力電圧Ｖ_CはコンデンサＣ_Xと抵抗素子Ｒ５による時定数で低下するため、ノードＡの出力電圧Ｖ_AとノードＣの出力電圧Ｖ_Cの関係が逆転する。第１のコンパレータ６１は、このＶ_AとＶ_Cの関係が逆転することによりHigh levelを出力する。

また、電源電圧が急激に上昇すると、ノードＢの出力電圧Ｖ_Bはそれに追従して急激に変化し、ノードＣの出力電圧Ｖ_CはコンデンサＣ_Xと抵抗素子Ｒ５による時定数で上昇するため、ノードＢの出力電圧Ｖ_BとノードＣの出力電圧Ｖ_Cの関係が逆転する。第２のコンパレータ６２は、このＶ_BとＶ_Cの関係が逆転することによりHigh levelを出力する。

なお、電源電圧が緩やかに変化した場合は、ノードＡ、Ｂ、Ｃの出力電圧Ｖ_A、Ｖ_B、Ｖ_Cの大小関係が変化しないため、第１のコンパレータ６１及び第２のコンパレータ６２の出力はそれぞれLow levelで維持される。
IEEE JOURNAL OF SOLID-STATE CIRCUIT, JUNE 1977, P.228-231 藤井信生著、「アナログ電子回路」、昭晃堂、p.１６２−１６３特開平１０−２８８６３４号公報

上述したように、図７に示した従来の電源電圧検出回路は、外部電源電圧ＥＶＤＤの急激な変動を検出することができないという問題がある。また、仮に、検出感度を調整することで外部電源電圧ＥＶＤＤの急激な変動を検出できるようにすると、ノイズ等でも電圧異常を示す検出信号を出力してしまうため、ＣＰＵ等の動作が不必要にリセットされてしまう問題がある。

一方、図１０に示した電源電圧検出回路は、電源電圧の急激な変動は検出できるが、電源電圧が緩やかに変動した場合にその電圧異常を検出することができないという問題がある。

そこで、図７に示した回路と図１０に示した回路とを組み合わせれば、電源電圧の緩やかな変動と急激な変動のいずれも検出することが可能な電源電圧検出回路が得られる。しかしながら、そのような構成では回路規模が大きくなってしまうため、レイアウト面積やチップコストが増大する新たな問題が発生する。

本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、回路規模の増大を抑制しつつ、電源電圧の緩やかな変動及び急激な変動のいずれも検出することが可能な電源電圧検出回路、及びそれを備えた半導体集積回路装置を提供することを目的とする。

上記目的を達成するため本発明の電源電圧検出回路は、外部から供給される外部電源電圧、及び前記外部電源電圧から生成される内部電源電圧が予め設定された規格外に変動したことを検出するための電源電圧検出回路であって、
前記内部電源電圧が所定の電圧以下になったことを検出する第１のコンパレータと、
前記内部電源電圧が所定の電圧よりも高くなったことを検出する第２のコンパレータと、
前記第１のコンパレータの一方の入力端子と前記外部電源電圧間を交流結合する第１のコンデンサと、
前記第２のコンパレータの一方の入力端子と前記外部電源電圧間を交流結合する第２のコンデンサと、
を有する構成である。

ここで、前記第１のコンパレータの一方の入力端子と前記内部電源電圧間を交流結合する第３のコンデンサと、
前記第２のコンパレータの一方の入力端子と前記内部電源電圧間を交流結合する第４のコンデンサと、
を有していてもよく、
前記第１のコンパレータの一方の入力端子と接地電位間を交流結合する第５のコンデンサと、
前記第２のコンパレータの一方の入力端子と前記接地電位間を交流結合する第６のコンデンサと、
を有していてもよい。

一方、本発明の半導体集積回路装置は、所定の基準電圧を生成する基準電圧発生回路と、
前記基準電圧を用いて、前記外部電源電圧から内部回路で用いる前記内部電源電圧を生成するレギュレータ回路と、
上記記載の電源電圧検出回路と、
を有する構成である。

上記のように構成された電源電圧検出回路及び半導体集積回路装置では、第１のコンデンサにより第１のコンパレータの一方の入力端子と外部電源電圧間が交流結合され、第２のコンデンサにより第２のコンパレータの一方の入力端子と外部電源電圧間が交流結合されているため、外部電源電圧が急激に低下すると、それに伴って第１のコンパレータの一方の入力端子及び第２のコンパレータの一方の入力端子の電圧もそれぞれ低下し、外部電源電圧が急激に上昇すると、それに伴って第１のコンパレータの一方の入力端子及び第２のコンパレータの一方の入力端子の電圧もそれぞれ上昇する。

したがって、電源電圧の緩やかな変動及び急激な変動のいずれも検出することが可能な電源電圧検出回路を得ることができる。また、従来の構成にコンデンサを追加するだけで電源電圧の急激な変動を検出できるため、回路規模の増大が最小限に抑制される。

次に本発明について図面を参照して説明する。

（第１の実施の形態）
図１は本発明の半導体集積回路装置の第１の実施の形態の構成を示す回路図である。

図１に示すように、第１の実施の形態の半導体集積回路装置は、図７に示した従来の半導体集積回路装置と同様に、所定の基準電圧ＶＲＥＦを生成する基準電圧発生回路１と、基準電圧ＶＲＥＦを用いて内部回路４に供給する内部電源電圧ＶＤＤを生成するレギュレータ回路２と、レギュレータ回路２から出力される内部電源電圧ＶＤＤが規格外であるか否かを検出し、その検出結果を出力する電源電圧検出回路３とを有する構成である。

第１の実施の形態の電源電圧検出回路３は、内部電源電圧ＥＶＤＤが所定電圧以下になったことを検出する第１のコンパレータ３１と、内部電源電圧ＥＶＤＤが所定電圧よりも高くなったことを検出する第２のコンパレータ３２と、外部電源電圧ＥＶＤＤの急激な変動を検出するためのコンデンサＣ１〜Ｃ４とを有する構成である。

第１のコンパレータ３１の−入力端子にはレギュレータ回路２の抵抗素子Ｒａ、Ｒｂの接続ノードの出力電圧ＶＬが入力され、第２のコンパレータ３２の＋入力端子にはレギュレータ回路２の抵抗素子Ｒｃ、Ｒｄの接続ノードの出力電圧ＶＨが入力される。また、第１のコンパレータ３１の＋入力端子及び第２のコンパレータ３２の−入力端子にはそれぞれ基準電圧ＶＲＥＦが入力される。

コンデンサＣ１は外部電源電圧ＥＶＤＤと第１のコンパレータ３１の−入力端子間に挿入され、コンデンサＣ２は内部電源電圧ＶＤＤと第１のコンパレータ３１の−入力端子間に挿入される。また、コンデンサＣ３は外部電源電圧ＥＶＤＤと第２のコンパレータ３２の＋入力端子間に挿入され、コンデンサＣ４は内部電源電圧ＶＤＤと第２のコンパレータ３２の＋入力端子間に挿入される。

なお、第１のコンパレータ３１の−入力端子と接地電位間には不図示の寄生容量Ｃａが存在するものとし、第１のコンパレータ３１の＋入力端子と接地電位間には不図示の寄生容量Ｃｂが存在するものとする。同様に、第２のコンパレータ３２の−入力端子と接地電位間には不図示の寄生容量Ｃｃが存在するものとし、第１のコンパレータ３１の＋入力端子と接地電位間には不図示の寄生容量Ｃｄが存在するものとする。

基準電圧発生回路１及びレギュレータ回路２の構成は、図７に示した従来の構成と同様であるため、その説明は省略する。なお、基準電圧発生回路１及びレギュレータ回路２は、図１に示した構成に限定されるものではない。基準電圧発生回路１は外部電源電圧ＥＶＤＤを用いて一定の基準電圧ＶＲＥＦを生成する構成であれば、どのような回路でもよく、レギュレータ回路２は基準電圧ＶＲＥＦを用いて所定の内部電源電圧ＶＤＤを生成する構成であれば、どのような回路でもよい。

このような構成において、本実施形態の電源電圧検出回路３では、第１のコンパレータ３１の−入力端子と外部電源電圧ＥＶＤＤ及び内部電源電圧ＶＤＤとがコンデンサＣ１、Ｃ２により交流結合され、第２のコンパレータ３２の＋入力端子と外部電源電圧ＥＶＤＤ及び内部電源電圧ＶＤＤとがコンデンサＣ３、Ｃ４により交流結合されている。

したがって、図２に示すように、外部電源電圧ＥＶＤＤが急激に低下すると、第１のコンパレータ３１の−入力端子の電圧ＶＬ及び第２のコンパレータ３２の＋入力端子の電圧ＶＨもそれぞれ低下し、ＶＲＥＦ＞ＶＬになったとき第１のコンパレータ３１の出力ＯＵＴＬがHigh levelに切り換わる。

一方、図３に示すように、外部電源電圧ＥＶＤＤが急激に上昇すると、第１のコンパレータ３１の−入力端子及び第２のコンパレータ３２の＋入力端子の電圧もそれぞれ上昇し、ＶＲＥＦ＜ＶＨになったとき第２のコンパレータ３２の出力ＯＵＴＨがHigh levelに切り換わる。

ここで、外部電源電圧の変動量ΔＥＶＤＤに対する第１のコンパレータ３１の−入力端子の電圧変動量ΔＣｏｍｐ１、及び外部電源電圧の変動量ΔＥＶＤＤに対する第２のコンパレータ３２の＋入力端子の電圧変動量ΔＣｏｍｐ２は以下の式で表すことができる。

ΔＣｏｍｐ１＝（Ｃ１／Ｃ１＋Ｃ２＋Ｃａ）ΔＥＶＤＤ
ΔＣｏｍｐ２＝（Ｃ３／Ｃ３＋Ｃ４＋Ｃｄ）ΔＥＶＤＤ
例えば、電圧異常を検出すべき外部電源電圧ＥＶＤＤの変動時間を数十ｎｓｅｃ程度とし、Ｃａ＝０．１ｐＦである場合、Ｃ１＝０．３ｐＦ、Ｃ２＝０．１ｐＦに設定すると、ΔＥＶＤＤ＝−１．０Ｖのとき、ΔＣｏｍｐ１＝−０．２Ｖとなる。

したがって、電圧異常と判定する外部電源電圧の変動量ΔＥＶＤＤ、すなわち第１のコンパレータ３１による電圧異常の検出感度は、コンデンサＣ１、Ｃ２の容量比を調整することで任意の値に設定することができる。同様に、第２のコンパレータ３２による電圧異常の検出感度は、コンデンサＣ３、Ｃ４の容量比を調整することで任意の値に設定することができる。

また、このような構成では、レギュレータ回路２の抵抗素子Ｒａ、Ｒｂ、Ｒｃ、Ｒｄの値で設定する、電圧異常の検出感度を低下させておくことができるため、第１のコンパレータ３１及び第２のコンパレータ３２がノイズ等に過剰に反応することがなく、電圧異常の検出信号が頻繁に出力されてＣＰＵ等の動作が不必要にリセットされることがない。

さらに、外部電源電圧ＥＶＤＤの変動等により内部電源電圧ＶＤＤが緩やかに変動した場合、本実施形態の電源電圧検出回路３は、図７に示した従来の電源電圧検出回路と同様に動作し、内部電源電圧ＶＤＤが低下すると、ＶＬ及びＶＨの値も低下し、ＶＲＥＦ＞ＶＬになったとき第１のコンパレータ３１の出力ＯＵＴＬがHigh levelとなる。また、内部電源電圧ＶＤＤが上昇すると、ＶＬ及びＶＨの値も上昇し、ＶＲＥＦ＜ＶＨになったとき第２のコンパレータ３２の出力ＯＵＴＨがHigh levelとなる。

したがって、本実施形態によれば、電源電圧の緩やかな変動及び急激な変動のいずれも検出することが可能な電源電圧検出回路を得ることができる。また、本実施形態の電源電圧検出回路は、電源電圧の急激な変動を検出するために複数のコンデンサを設けるだけですむため、図１０に示したような回路構成等を追加する必要が無く、回路規模の増大が最小限に抑制される。

本実施形態の電源電圧検出回路３は、図４（ａ）〜（ｃ）に示す変形例でも図１に示した回路と同様の効果を得ることができる。なお、図４（ａ）〜（ｃ）では、図１との違いを分かり易くするため、レギュレータ回路２の抵抗素子Ｒｂ、Ｒｃ、ＲｄをまとめてＲで示している。また、図４（ａ）〜（ｃ）では、第２のコンパレータ３２に係る構成を省略した様子を示している。第２のコンパレータ３２に係る構成は、図４（ａ）〜（ｃ）に示す第１のコンパレータ３１に係る構成と同様に図１に示した構成を変形すればよい。

図４（ａ）に示す回路は、図１に示した電源電圧検出回路３からコンデンサＣ２（Ｃ４）を削除した構成である。この場合、外部電源電圧の変動量ΔＥＶＤＤに対する第１のコンパレータ３１の−入力端子の電圧変動量ΔＣｏｍｐ１及び第２のコンパレータ３２の＋入力端子の電圧変動量ΔＣｏｍｐ２は、
ΔＣｏｍｐ１＝（Ｃ１／Ｃ１＋Ｃａ）ΔＥＶＤＤ
ΔＣｏｍｐ２＝（Ｃ３／Ｃ３＋Ｃｄ）ΔＥＶＤＤ
で表される。

図４（ｂ）に示す回路は、図１に示した電源電圧検出回路３からコンデンサＣ２（Ｃ４）を削除し、第１のコンパレータ３１の−入力端子と接地電位間にコンデンサＣ５を追加し、第２のコンパレータ３２の＋入力端子と接地電位間にコンデンサＣ６（不図示）を追加した構成である。この場合、外部電源電圧の変動量ΔＥＶＤＤに対する第１のコンパレータ３１の−入力端子の電圧変動量ΔＣｏｍｐ１及び第２のコンパレータ３２の＋入力端子の電圧変動量ΔＣｏｍｐ２は、
ΔＣｏｍｐ１＝（Ｃ１／Ｃ１＋Ｃ５＋Ｃａ）ΔＥＶＤＤ
ΔＣｏｍｐ２＝（Ｃ３／Ｃ３＋Ｃ６＋Ｃｄ）ΔＥＶＤＤ
で表される。

図４（ｃ）に示す回路は、図１に示した電源電圧検出回路３に、第１のコンパレータ３１の−入力端子と接地電位間にコンデンサＣ７を追加し、第２のコンパレータ３２の＋入力端子と接地電位間にコンデンサＣ８（不図示）を追加した構成である。この場合、外部電源電圧の変動量ΔＥＶＤＤに対する第１のコンパレータ３１の−入力端子の電圧変動量ΔＣｏｍｐ１及び第２のコンパレータ３２の＋入力端子の電圧変動量ΔＣｏｍｐ２は、
ΔＣｏｍｐ１＝（Ｃ１／Ｃ１＋Ｃ２＋Ｃ７＋Ｃａ）ΔＥＶＤＤ
ΔＣｏｍｐ２＝（Ｃ３／Ｃ３＋Ｃ４＋Ｃ８＋Ｃｄ）ΔＥＶＤＤ
で表される。

（第２の実施の形態）
図５は本発明の半導体集積回路装置の第２の実施の形態の構成を示す回路図である。

図５に示すように、第２の実施の形態の電源電圧検出回路は、基準電圧ＶＲＥＦが入力される第１のコンパレータ３１の＋入力端子と外部電源電圧ＥＶＤＤ間にコンデンサＣ１が挿入され、基準電圧ＶＲＥＦが入力される第１のコンパレータ３１の＋入力端子と内部電源電圧ＶＤＤ間にコンデンサＣ２が挿入される構成である。同様に、基準電圧ＶＲＥＦが入力される第２のコンパレータ３２の−入力端子と外部電源電圧ＥＶＤＤ間にコンデンサＣ３が挿入され、基準電圧ＶＲＥＦが入力される第２のコンパレータ３２の−入力端子と内部電源電圧ＶＤＤ間にコンデンサＣ４が挿入される構成である。

なお、図５は、第１の実施の形態との違いを分かり易くするため、レギュレータ回路２の抵抗素子Ｒｂ、Ｒｃ、ＲｄをまとめてＲで示している。また、図５では、第２のコンパレータ３２に係る構成を省略した様子を示している。基準電圧生成回路、レギュレータ回路の構成は第１の実施の形態と同様であるため、その説明は省略する。

本実施形態の電源電圧検出回路は、基準電圧ＶＲＥＦが入力される第１のコンパレータ３１の＋入力端子と外部電源電圧ＥＶＤＤ及び内部電源電圧ＶＤＤとがコンデンサＣ１、Ｃ２により交流結合され、基準電圧ＶＲＥＦが入力される第２のコンパレータ３２の−入力端子と外部電源電圧ＥＶＤＤ及び内部電源電圧ＶＤＤとがコンデンサＣ３、Ｃ４により交流結合されている。

したがって、本実施形態の電源電圧検出回路では、外部電源電圧ＥＶＤＤが急激に低下すると、第１のコンパレータ３１の＋入力端子に入力される基準電圧ＶＲＥＦ及び第２のコンパレータ３２の−入力端子に入力される基準電圧ＶＲＥＦもそれぞれ低下し、ＶＲＥＦ＜ＶＨになったとき第２のコンパレータ３２の出力ＯＵＴＨがHigh levelに切り換わる。

一方、外部電源電圧ＥＶＤＤが急激に上昇すると、第１のコンパレータ３１の＋入力端子に入力される基準電圧ＶＲＥＦ及び第２のコンパレータ３２の−入力端子に入力される基準電圧ＶＲＥＦもそれぞれ上昇し、ＶＲＥＦ＞ＶＬになったとき第１のコンパレータ３１の出力ＯＵＴＬがHigh levelに切り換わる。

ここで、外部電源電圧の変動量ΔＥＶＤＤに対する第１のコンパレータ３１の＋入力端子の電圧変動量ΔＣｏｍｐ１、及び外部電源電圧の変動量ΔＥＶＤＤに対する第２のコンパレータ３２の−入力端子の電圧変動量ΔＣｏｍｐ２は以下の式で表すことができる。

ΔＣｏｍｐ１＝（Ｃ１／Ｃ１＋Ｃ２＋Ｃａ）ΔＥＶＤＤ
ΔＣｏｍｐ２＝（Ｃ３／Ｃ３＋Ｃ４＋Ｃｄ）ΔＥＶＤＤ
本実施形態の電源電圧検出回路は、第１の実施の形態の電源電圧検出回路とは逆に、外部電源電圧ＥＶＤＤが急激に低下したときに第２のコンパレータ３２から電圧異常を示す検出信号が出力され、外部電源電圧ＥＶＤＤが急激に上昇したときに第１のコンパレータ３１から電圧異常を示す検出信号が出力される。

但し、内部電源電圧ＶＤＤが緩やかに変動した場合は、第１の実施の形態と同様に、内部電源電圧ＶＤＤが低下した場合は第１のコンパレータ３１から電圧異常を示す検出信号が出力され、内部電源電圧ＶＤＤが上昇した場合は第２のコンパレータ３２から電圧異常を示す検出信号が出力される。

したがって、本実施形態においても、第１の実施の形態と同様に、電源電圧の緩やかな変動及び急激な変動のいずれも検出することが可能な電源電圧検出回路を得ることができる。また、電源電圧の急激な変動を検出するために複数のコンデンサを設けるだけですむため、図１０に示したような回路構成等を追加する必要が無く、回路規模の増大が最小限に抑制される。

本実施形態の電源電圧検出回路は、第１の実施の形態と同様に、図６（ａ）〜（ｃ）に示す変形例でも図５に示した回路と同様の効果を得ることができる。なお、図６（ａ）〜（ｃ）ではレギュレータ回路の抵抗素子Ｒｂ、Ｒｃ、ＲｄをまとめてＲで示している。また、図６（ａ）〜（ｃ）では、第２のコンパレータ３２に係る構成を省略した様子を示している。第２のコンパレータ３２に係る構成は、図６（ａ）〜（ｃ）に示す第１のコンパレータ３１に係る構成と同様に図１に示した構成を変形すればよい。

図６（ａ）に示す回路は、図５に示した電源電圧検出回路からコンデンサＣ２（Ｃ４）を削除した構成である。この場合、外部電源電圧の変動量ΔＥＶＤＤに対する第１のコンパレータ３１の−入力端子の電圧変動量ΔＣｏｍｐ１及び第２のコンパレータ３２の＋入力端子の電圧変動量ΔＣｏｍｐ２は、
ΔＣｏｍｐ１＝（Ｃ１／Ｃ１＋Ｃａ）ΔＥＶＤＤ
ΔＣｏｍｐ２＝（Ｃ３／Ｃ３＋Ｃｄ）ΔＥＶＤＤ
で表される。

図６（ｂ）に示す回路は、図５に示した電源電圧検出回路からコンデンサＣ２（Ｃ４）を削除し、第１のコンパレータ３１の＋入力端子と接地電位間にコンデンサＣ５を追加し、第２のコンパレータ３２の−入力端子と接地電位間にコンデンサＣ６（不図示）を追加した構成である。この場合、外部電源電圧の変動量ΔＥＶＤＤに対する第１のコンパレータ３１の＋入力端子の電圧変動量ΔＣｏｍｐ１及び第２のコンパレータ３２の−入力端子の電圧変動量ΔＣｏｍｐ２は、
ΔＣｏｍｐ１＝（Ｃ１／Ｃ１＋Ｃ５＋Ｃａ）ΔＥＶＤＤ
ΔＣｏｍｐ２＝（Ｃ３／Ｃ３＋Ｃ６＋Ｃｄ）ΔＥＶＤＤ
で表される。

図６（ｃ）に示す回路は、図５に示した電源電圧検出回路に、第１のコンパレータ３１の＋入力端子と接地電位間にコンデンサＣ７を追加し、第２のコンパレータ３２の−入力端子と接地電位間にコンデンサＣ８（不図示）を追加した構成である。この場合、外部電源電圧の変動量ΔＥＶＤＤに対する第１のコンパレータ３１の＋入力端子の電圧変動量ΔＣｏｍｐ１及び第２のコンパレータ３２の−入力端子の電圧変動量ΔＣｏｍｐ２は、
ΔＣｏｍｐ１＝（Ｃ１／Ｃ１＋Ｃ２＋Ｃ７＋Ｃａ）ΔＥＶＤＤ
ΔＣｏｍｐ２＝（Ｃ３／Ｃ３＋Ｃ４＋Ｃ８＋Ｃｄ）ΔＥＶＤＤ
で表される。

本発明の半導体集積回路装置の第１の実施の形態の構成を示す回路図である。図１に示した電源電圧検出回路の外部電源電圧の急激な低下時の動作を示すタイミングチャートである。図１に示した電源電圧検出回路の外部電源電圧の急激な上昇時の動作を示すタイミングチャートである。図１に示した電源電圧検出回路の変形例を示す回路図である。本発明の半導体集積回路装置の第２の実施の形態の構成を示す回路図である。図５に示した電源電圧検出回路の変形例を示す回路図である。従来の半導体集積回路装置の構成を示す回路図である。図７に示した電源電圧検出回路の外部電源電圧の急激な低下時の動作を示すタイミングチャートである。図７に示した電源電圧検出回路の外部電源電圧の急激な上昇時の動作を示すタイミングチャートである。従来の電源電圧検出回路の構成を示す回路図である。

符号の説明

１基準電圧発生回路
２レギュレータ回路
３電源電圧検出回路
４内部回路
２１差動増幅回路
２２出力トランジスタ
３１第１のコンパレータ
３２第２のコンパレータ
Ｃ１〜Ｃ８コンデンサ
Ｄ１ダイオード
Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒ抵抗素子

Claims

外部から供給される外部電源電圧、及び前記外部電源電圧から生成される内部電源電圧が予め設定された規格外に変動したことを検出するための電源電圧検出回路であって、
前記内部電源電圧が所定の電圧以下になったことを検出する第１のコンパレータと、
前記内部電源電圧が所定の電圧よりも高くなったことを検出する第２のコンパレータと、
前記第１のコンパレータの一方の入力端子と前記外部電源電圧間を交流結合する第１のコンデンサと、
前記第２のコンパレータの一方の入力端子と前記外部電源電圧間を交流結合する第２のコンデンサと、
を有する電源電圧検出回路。
前記第１のコンパレータの一方の入力端子と前記内部電源電圧間を交流結合する第３のコンデンサと、
前記第２のコンパレータの一方の入力端子と前記内部電源電圧間を交流結合する第４のコンデンサと、
を有する請求項１記載の電源電圧検出回路。
前記第１のコンパレータの一方の入力端子と接地電位間を交流結合する第５のコンデンサと、
前記第２のコンパレータの一方の入力端子と前記接地電位間を交流結合する第６のコンデンサと、
を有する請求項１または２記載の電源電圧検出回路。
所定の基準電圧を生成する基準電圧発生回路と、
前記基準電圧を用いて、前記外部電源電圧から内部回路で用いる前記内部電源電圧を生成するレギュレータ回路と、
請求項１乃至３のいずれか１項記載の電源電圧検出回路と、
を有する半導体集積回路装置。