JP7312073B2 - 半導体集積回路装置 - Google Patents
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Description
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
図2は、従来の半導体集積回路装置を用いたバーンイン試験方法を示す説明図である。
はじめに、本発明の第1の実施形態に係る半導体集積回路装置について図3及び図4を参照して説明する。例えば、半導体集積回路装置の例として、自動車の制御に用いられる電子制御装置(ECU:Electronic Control Unit)内に用いられる特定用途向け集積回路(ASIC:Application Specific Integrated Circuit)が挙げられる。
半導体集積回路装置100は、電圧入力端子1と、入出力用の通信端子2と、内部降圧電源3と、内部回路4(1)~4(3)と、異常検出回路5と、ロジック回路9とを有する。内部回路4(1)~4(3)は3個に限らず、少なくとも1個以上である。内部回路4(1)~4(3)を区別しない場合、「内部回路4」と記載する。
異常検出回路5は、レベル変換回路6と、過小電圧モニター回路7と、内部メモリ10とを備える。
また、通信端子から異常検出回路の検出結果を外部へ出力できるため、外部のバーンイン試験装置110において容易に内部電圧(内部降圧電源電圧)の異常を確認することができる。
例えば、異常検出回路(異常検出回路5)は、内部降圧電源(内部降圧電源3)から出力されるアナログの内部降圧電源電圧(内部降圧電源電圧Vd)を、複数の判定対象電圧から設定された一の判定対象電圧に降圧して出力するレベル変換回路(レベル変換回路6)と、そのレベル変換回路から出力される判定対象電圧(抵抗R1又はR2にかかる判定対象電圧)を基準値(リファレンス電圧)と比較し、判定対象電圧が異常である条件に該当した場合に、異常を示す信号をメモリ(内部メモリ10)に出力する電圧モニター回路(過小電圧モニター回路7、図5の過大電圧モニター回路8等)と、を有する。
なお、本実施形態では、過小電圧モニター回路が、判定対象電圧と基準値を比較して比較結果に応じた信号(デジタル信号)を出力するコンパレータ(コンパレータ71)を備えることで、半導体集積回路装置に従来のような多数のアナログ配線を行う必要がない。そのため、低コストでバーンイン試験時のストレス(試験電圧)が過小となっている製品を選別でき、初期不良を内包した製品の市場への流出が防止されて市場における製品の信頼性が向上する。
第2の実施形態は、第1の実施形態(図4)で示した構成において、異常検出回路5を変形し、過小電圧モニター回路7を過大電圧モニター回路に置き換えた構成である。
異常検出回路5Aについて、第1の実施形態における異常検出回路5との相違点を中心に説明する。異常検出回路5Aは、レベル変換回路6A、過大電圧モニター回路8、及び内部メモリ10を備える。
また、第1の実施形態と同様に、通信端子から異常検出回路の検出結果を外部へ出力できるため、外部のバーンイン試験装置110において容易に内部電圧(内部降圧電源電圧)の異常を確認することができる。
さらに、第1の実施形態と同様に、半導体集積回路装置に従来のような多数のアナログ配線を行う必要がない。そのため、低コストでバーンイン試験時のストレス(試験電圧)が過大となっている製品を選別でき、初期不良を内包した製品の市場への流出が防止されて市場における製品の信頼性が向上する。
第3の実施形態は、第1の実施形態(図4)で示した構成において、異常検出回路5を変形し、過小電圧モニター回路7と過大電圧モニター回路8の両方を持つ構成である。
異常検出回路5Bについて、第1の実施形態における異常検出回路5との相違点を中心に説明する。異常検出回路5Bは、レベル変換回路6B、過小電圧モニター回路7、過大電圧モニター回路8、及び内部メモリ10を備える。
また、第1の実施形態と同様に、通信端子から異常検出回路の検出結果を外部へ出力できるため、外部のバーンイン試験装置110において容易に内部電圧(内部降圧電源電圧)の異常を確認することができる。
さらに、第1の実施形態と同様に、半導体集積回路装置に従来のような多数のアナログ配線を行う必要がない。そのため、低コストでバーンイン試験時に適正なストレス(試験電圧)が印加された製品のみを提供でき、初期不良を内包した製品の市場への流出が防止されて市場における製品の信頼性が向上する。
第4の実施形態は、第1の実施形態(図4)で示した構成において、異常検出回路5を変形し、レベル変換回路6を削除して過小電圧モニター回路のみを備える構成である。
過小電圧モニター回路7Cは、コンパレータ71、定電圧回路721,722、及び切り替えスイッチ73を備える。コンパレータ71の非反転入力端子には、内部降圧電源3の出力端が接続されており内部降圧電源電圧Vdが入力される。また、コンパレータ71の転入力端子には、切り替えスイッチ73の一端部が接続される。切り替えスイッチ73の第1の他端部は、定電圧回路721を介して接地し、切り替えスイッチ73の第2の他端部は、定電圧回路722を介して接地する。定電圧回路721と定電圧回路722のリファレンス電圧は異なる。切り替えスイッチ73は、ロジック回路9からの指示に従って、接続先を定電圧回路721と定電圧回路722で切り替えることで、リファレンス電圧(基準値)が切り替わる。したがって、複数のリファレンス電圧の設定が可能である。
また、内部降圧電源が出力する内部電圧(内部降圧電源電圧)は、降圧することなく電圧モニター回路(例えば過小電圧モニター回路7C)に入力されるため、抵抗分圧等による損失の発生なく電圧異常を検出できる。
また、第1の実施形態と同様に、通信端子から異常検出回路の検出結果を外部へ出力できるため、外部のバーンイン試験装置110において容易に内部電圧(内部降圧電源電圧)の異常を確認することができる。
さらに、第1の実施形態と同様に、半導体集積回路装置に従来のような多数のアナログ配線を行う必要がない。そのため、低コストでバーンイン試験時のストレス(試験電圧)が適正ではない(例えば電圧過小)製品を選別でき、該当製品の市場への流出が防止されて市場における製品の信頼性が向上する。
第5の実施形態は、第4の実施形態(図7)で示した構成において、異常検出回路5Cを変形し、過小電圧モニター回路7Cを過大電圧モニター回路に置き換えた構成である。
また、本実施形態では、内部降圧電源が出力する内部電圧(内部降圧電源電圧)が、降圧することなく図示しない過大電圧モニター回路に入力されるため、抵抗分圧等による損失の発生なく電圧異常を検出できる。
その他、第1の実施形態と同様に、通信端子から異常検出回路の検出結果を外部へ出力できるため、外部のバーンイン試験装置110において容易に内部電圧(内部降圧電源電圧)の異常を確認することができる。
また、第2の実施形態と同様に、半導体集積回路装置に従来のような多数のアナログ配線を行う必要がない。そのため、低コストでバーンイン試験時のストレス(試験電圧)が過大となっている製品(半導体集積回路装置)を選別でき、該当製品の市場への流出が防止されて市場における製品の信頼性が向上する。
第6の実施形態は、第4の実施形態(図7)で示した構成において、異常検出回路5Cを変形し、過小電圧モニター回路7Cと、第5の実施形態で示した過大電圧モニター回路の両方を持つ構成である。
また、本実施形態では、内部降圧電源が出力する内部電圧(内部降圧電源電圧)が、降圧することなく図示しない過小電圧モニター回路及び過大電圧モニター回路に入力されるため、抵抗分圧等による損失の発生なく電圧異常を検出できる。
その他、第1の実施形態と同様に、通信端子から異常検出回路の検出結果を外部へ出力できるため、外部のバーンイン試験装置110において容易に内部電圧(内部降圧電源電圧)の異常を確認することができる。
また、第3の実施形態と同様に、半導体集積回路装置に従来のような多数のアナログ配線を行う必要がない。そのため、低コストでバーンイン試験時に適正なストレス(試験電圧)が印加された製品(半導体集積回路装置)のみを提供でき、該当製品の市場への流出が防止されて市場における製品の信頼性が向上する。
第7の実施形態は、第1の実施形態(図4)で示した構成において、内部降圧電源3を複数備えた構成である。
また、第1の実施形態と同様に、通信端子から異常検出回路の検出結果を外部へ出力できるため、外部のバーンイン試験装置110において容易に内部電圧(内部降圧電源電圧)の異常を確認することができる。
さらに、第1の実施形態と同様に、半導体集積回路装置に従来のような多数のアナログ配線を行う必要がない。そのため、低コストでバーンイン試験時のストレス(試験電圧)が適正ではない(本例では電圧過小)製品を選別でき、該当製品の市場への流出が防止されて市場における製品の信頼性が向上する。
第8の実施形態は、第7の実施形態(図8)で示した構成において、過小電圧モニター回路7Dの出力が1つに集約された構成である。
異常検出回路5Eの過小電圧モニター回路7Eは、コンパレータ71(1),71(2),・・・71(n)と、定電圧回路72、及びOR回路74(論理和回路)で構成され、コンパレータ71(1),71(2),・・・71(n)の出力がOR回路74の入力となる。
また、複数の内部降圧電源のうち一つでも異常になった場合に、論理和回路により異常信号を集約できるため、通信に用いるビット数を節約することができる。
本実施形態のその他の効果は、第7の実施形態と同様である。
第9の実施形態は、第4の実施形態(図7)で示した構成において、内部降圧電源3が複数ある構成である。
また、内部降圧電源が出力する内部電圧(内部降圧電源電圧)は、降圧することなく電圧モニター回路(例えば過小電圧モニター回路7F)に入力されるため、抵抗分圧等による損失の発生なく電圧異常を検出できる。
本実施形態のその他の効果は、第7の実施形態と同様である。
第10の実施形態は、第9の実施形態(図10)で示した構成において、過小電圧モニター回路7の出力が1つに集約された構成である。
また、第7の実施形態と同様に、内部降圧電源が出力する内部電圧(内部降圧電源電圧)は、降圧することなく電圧モニター回路(例えば過小電圧モニター回路7G)に入力されるため、抵抗分圧等による損失の発生なく電圧異常を検出できる。
また、複数の内部降圧電源のうち一つでも異常になった場合に、論理和回路により異常信号を集約できるため、通信に用いるビット数を節約することができる。
本実施形態のその他の効果は、第9の実施形態と同様である。
第11の実施形態は、第7の実施形態(図8)と第8の実施形態(図9)で示した構成において、それぞれの異常検出回路を変形し、過小電圧モニター回路を過大電圧モニター回路に置き換えた構成である。
さらに、第7の実施形態に過大電圧モニター回路を適用した場合には、どの内部降圧電源で異常が発生したかを含めて、内部降圧電源電圧の異常(電圧上昇)を検出することができる。
本実施形態のその他の効果は、第7の実施形態又は第8の実施形態と同様である。
第12の実施形態は、第7の実施形態(図8)と第8の実施形態(図9)で示した構成において、それぞれの異常検出回路を変形し、過小電圧モニター回路と過大電圧モニター回路の両方を備える構成である。OR回路74は、過小電圧モニター回路と過大電圧モニター回路ごとに設けてもよいし(合計2個)、過小電圧モニター回路と過大電圧モニター回路で共通(1個のみ)としてもよい。
さらに、第7の実施形態に過大電圧モニター回路を適用した場合には、どの内部降圧電源で異常が発生したかを含めて、内部降圧電源電圧の異常(電圧低下及び電圧上昇)を検出することができる。
本実施形態のその他の効果は、第7の実施形態又は第8の実施形態と同様である。
第13の実施形態は、第9の実施形態(図10)と第10の実施形態(図11)で示した構成において、それぞれの異常検出回路を変形し、過小電圧モニター回路を過大電圧モニター回路に置き換えた構成である。
また、内部降圧電源が出力する内部電圧(内部降圧電源電圧)は、降圧することなく過大電圧モニター回路に入力されるため、抵抗分圧等による損失の発生なく電圧異常を検出できる。
さらに、第9の実施形態に過大電圧モニター回路を適用した場合には、どの内部降圧電源で異常が発生したかを含めて、内部降圧電源電圧の異常(電圧上昇)を検出することができる。
本実施形態のその他の効果は、第9の実施形態又は第10実施形態と同様である。
第14の実施形態は、第9の実施形態(図10)と第10の実施形態(図11)で示した構成において、それぞれの異常検出回路を変形し、過小電圧モニター回路と過大電圧モニター回路の両方を備える構成である。OR回路74は、過小電圧モニター回路と過大電圧モニター回路ごとに設けてもよいし(合計2個)、過小電圧モニター回路と過大電圧モニター回路で共通(1個のみ)としてもよい。
また、内部降圧電源が出力する内部電圧(内部降圧電源電圧)は、降圧することなく過大電圧モニター回路に入力されるため、抵抗分圧等による損失の発生なく電圧異常を検出できる。
さらに、第9の実施形態に過大電圧モニター回路を適用した場合には、どの内部降圧電源で異常が発生したかを含めて、内部降圧電源電圧の異常(電圧上昇)を検出することができる。
本実施形態のその他の効果は、第9の実施形態又は第10実施形態と同様である。
次に、本発明が適用された半導体集積回路装置を用いたバーンイン試験方法について説明する。
図12には、上述した第1~第14の実施形態に係る半導体集積回路装置100~100Gのいずれかを用いたバーンイン試験方法の例が示されている。半導体集積回路装置が備える内部降圧電源3により内部回路4へ内部降圧電源電圧Vdを供給し、通信端子2を介して内部降圧電源電圧Vdの異常検出結果をバーンイン試験装置110へ出力することを特徴とする。
バーンイン試験装置110から半導体集積回路装置100へ外部電圧Viを入力後、内部降圧電源3が内部降圧電源電圧Vdを立ち上げる(t0)。通信機能を用いてバーンイン試験用の特殊テストモード信号Ssを“HI”にすると、内部降圧電源電圧Vdが規定のストレスレベルに上昇する(t1)。その後、バーンイン試験装置110は、通信信号出力を用いて、半導体集積回路装置100から内部降圧電源電圧Vdの異常検出結果を読み出す(t2)。通信信号出力は、半導体集積回路装置100が内部メモリ10から情報を読み出してバーンイン試験装置110へ出力するタイミングを示す信号である。バーンイン試験装置110は、時刻t2の通信信号出力により得られる情報から、半導体集積回路装置100がテストボード120に正しくセットされているか、また、半導体集積回路装置100が特殊テストモードに移行したかを確認する。
さらに、本発明は上述した各実施形態に限られるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、その他種々の応用例、変形例を取り得ることは勿論である。
Claims (2)
- 外部電圧を入力として内部降圧電源電圧を生成し内部回路へ供給する複数の内部降圧電源と、
前記内部降圧電源から出力される前記内部降圧電源電圧に基づく電圧値又は電流値と基準値とを比較することで、前記内部降圧電源の異常を検出する異常検出回路と、
前記異常検出回路の検出結果を外部へ出力する通信端子と、を備え、
前記異常検出回路は、
異常を検出するための前記基準値として複数の異なる基準値を設定可能であり、複数の前記内部降圧電源のそれぞれから出力されるアナログの前記内部降圧電源電圧を設定された前記基準値と比較し、前記内部降圧電源電圧が異常である条件に該当した場合に、異常を示す信号をメモリに出力する電圧モニター回路、を有し、
前記電圧モニター回路は、
前記内部降圧電源から入力された電圧と前記基準値を比較する複数のコンパレータと、
前記複数のコンパレータの出力を集約する論理和回路と、を有し、
前記コンパレータに入力された前記電圧のうち一つでも異常である条件に該当した場合に、前記異常を示す信号を前記メモリに出力する
半導体集積回路装置。 - 外部電圧を入力として内部降圧電源電圧を生成し内部回路へ供給する複数の内部降圧電源と、
前記内部降圧電源から出力される前記内部降圧電源電圧に基づく電圧値又は電流値と基準値とを比較することで、前記内部降圧電源の異常を検出する異常検出回路と、
前記異常検出回路の検出結果を外部へ出力する通信端子と、を備え、
前記異常検出回路は、
複数の前記内部降圧電源の各々に対応して設けられた、複数の前記内部降圧電源のそれぞれから出力されるアナログの前記内部降圧電源電圧を、複数の判定対象電圧から設定された一の判定対象電圧に降圧して出力する複数のレベル変換回路と、
複数の前記レベル変換回路から出力される複数の前記判定対象電圧を前記基準値と比較し、前記判定対象電圧が異常である条件に該当した場合に、異常を示す信号をメモリに出力する電圧モニター回路と、を有し、
前記電圧モニター回路は、
前記レベル変換回路から入力された電圧と前記基準値を比較する複数のコンパレータと、
前記複数のコンパレータの出力を集約する論理和回路と、を有し、
前記コンパレータに入力された前記電圧のうち一つでも異常である条件に該当した場合に、前記異常を示す信号を前記メモリに出力する
半導体集積回路装置。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001035193A (ja) | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001035193A (ja) | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2002074944A (ja) | 1999-12-03 | 2002-03-15 | Nec Corp | 半導体記憶装置及びそのテスト方法 |
JP2005024502A (ja) | 2003-07-03 | 2005-01-27 | Nec Micro Systems Ltd | 電源電圧検出回路及び半導体集積回路装置 |
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