KR101095785B1 - 패키지 장치 및 동작 방법 - Google Patents

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Abstract

본 발명은 제 1 전압에 의해 동작하는 하나 이상의 메모리 칩과; 상기 제 1 전압의 전압 레벨이 설정되는 전압 레벨 이상으로 상승되는지를 감지하는 전압 감지 회로; 및 제 2 전압에 의해 동작하고, 상기 전압 감지회로가 상기 제 1 전압의 전압 레벨이 설정되는 전압 레벨 이상임을 감지했을 때, 상기 메모리 칩의 동작을 제어하기 시작하는 컨트롤러를 포함하는 것을 특징으로 하는 패키지 장치와 동작방법을 제공한다.
패키지, 전원, 안정화, 캠셀 로딩

Description

패키지 장치 및 동작 방법{Package device and method of operating the same}
본 발명은 패키지 장치에 관한 것으로, 캠셀(CAM cell)을 포함하는 불휘발성 메모리칩에서 캠셀의 데이터를 전원이 안정화된 이후에 로딩하게 하는 패키지 장치 및 동작 방법에 관한 것이다.
최근, 캠코더, 디지털 카메라, 휴대폰, MP3(MPEG-1 Layer3) 플레이어 등과 같은 모바일(mobile) 제품들에 대한 수요가 증가함에 따라 모바일 제품들의 동작 성능을 더욱 향상시키기 위한 노력들이 이루어지고 있다.
모바일 제품에 적용되는 불휘발성 메모리 소자는 적용되는 제품의 동작특성에 맞도록 내부 옵션이 결정되어 각각의 어플리케이션(응용) 프로그램에 따라 동작하도록 한다.
새로운 기술이 개발되면서 모바일 제품에서 요구하는 어플리케이션이 늘어나고, 이에 따라 불휘발성 메모리 소자에 다양한 옵션을 부여하는 기술이 필요하다.
불휘발성 메모리 소자는 퓨즈 등을 이용해서 옵션 정보를 저장해 왔으나, 퓨즈가 차지하는 면적이 크기 때문에 집적화될수록 퓨즈 대신 캠(Content Addressable Memory; CAM)셀을 이용하여 옵션 정보를 저장하고 있다.
상기의 캠셀에 옵션정보를 저장하는 불휘발성 메모리 소자는 전원이 공급되면 초기화 동작 중에 캠셀의 데이터를 로딩하여 내부 레지스터에 저장하는 동작이 필요하다. 캠셀을 로딩하는 동작은 보통 전원이 인가된 후, 어느 정도 전압 레벨이 안정화된 이후에 수행된다.
캠셀을 로딩하는 동작에는 많은 전류가 소모된다. 따라서 불휘발성 메모리 소자의 내부에서 전원이 안정화되었는지 여부를 판단하고, 전원이 안정화된 이후에 캠 셀 로딩을 수행하게 한다.
그러나 불휘발성 메모리 소자를 포함하는 패키지 중, 외부의 컨트롤러에서 명령어를 입력하여 캠셀을 로딩하도록 하는 경우가 있다. 이러한 경우 외부 컨트롤러에서는 외부 컨트롤러의 전원이 안정화되면 캠셀을 로딩하도록 명령어를 불휘발성 메모리칩으로 입력한다.
그러나 외부 컨트롤러의 전원보다 불휘발성 메모리칩의 전원이 안정화가 늦기 때문에 명령어에 의해 캠셀을 로딩하는 경우 아직 전원이 안정되지 않은 상태에서 많은 전류 소모가 필요한 캠셀 로딩을 수행하기 때문에 오동작을 일으킬 수 있다.
도 1은 외부 컨트롤러와 메모리칩의 전원 안정화가 되는 시간을 비교한 도면이다.
도 1을 참조하면, 메모리 칩 내부에서 전원이 안정화되는 시간과, 외부 컨트롤러의 전원이 안정화되는데 걸리는 시간의 차이를 알 수 있다.
따라서 외부 컨트롤러가 전원이 안정화된 후, 캠셀 로딩을 위한 명령어를 입력하면, 메모리칩은 아직 정상적으로 전원이 안정화되지 않은 상태이므로 캠셀 로딩에 오류가 발생된다.
정상적으로 캠셀을 읽기 위해서는 메모리칩의 전원이 안정된 후에 캠셀을 로딩해야만 하지만, 현재로서는 외부의 컨트롤러가 메모리칩의 전원이 안정화되었는지 여부를 확인할 수 없다.
따라서 본 발명이 이루고자 하는 기술적 과제는 메모리칩의 전원 안정화가 된 이후에 캠셀을 로딩할 수 있도록 하는 패키지 장치 및 동작 방법을 제공하는데 있다.
본 발명의 특징에 따른 패키지 장치는,
제 1 전압에 의해 동작하는 하나 이상의 메모리 칩과; 상기 제 1 전압의 전압 레벨이 설정되는 전압 레벨 이상으로 상승되는지를 감지하는 전압 감지 회로; 및 제 2 전압에 의해 동작하고, 상기 전압 감지회로가 상기 제 1 전압의 전압 레벨이 설정되는 전압 레벨 이상임을 감지했을 때, 상기 메모리 칩의 동작을 제어하기 시작하는 컨트롤러를 포함한다.
삭제
상기 전압 감지회로는, 상기 제 1 전압의 전압 레벨에 따른 감지전압을 출력하기 위한 전압 감지부; 및 상기 감지전압과 기준전압을 비교하여 비교결과에 따른 제어신호를 출력하기 위한 비교부를 포함한다.
삭제
상기 전압 감지부는, 상기 제1 전압을 분배하여 상기 감지전압으로 출력하기 위한 제 1 및 제 2 저항수단을 포함하는 것을 특징으로 한다.
상기 비교부는, 상기 감지전압이 상기 기준전압보다 높아지면, 하이 레벨의 제어신호를 출력하는 것을 특징으로 한다.
상기 컨트롤러는 상기 제어신호가 하이 레벨로 출력되면 상기 캠셀의 옵션정보를 로딩하도록 하는 명령어를 상기 메모리칩으로 입력하는 것을 특징으로 한다.
상기 비교부는, 상기 감지전압과 상기 기준전압을 비교하여 제 1 비교신호를 출력하는 제 1 비교부; 상기 제 1 비교신호와 상기 기준전압을 비교하여 제 2 비교신호를 출력하는 제 2 비교부; 및 상기 제 2 비교신호를 반전 출력하는 인버터를 포함하는 것을 특징으로 한다.
상기 제 1 비교부는 상기 감지전압이 상기 기준전압보다 높으면, 상기 제 1 비교신호를 상기 컨트롤러에 입력되는 전원전압레벨로 출력하고, 상기 제 2 비교부는 상기 제 1 비교신호의 전압 레벨이 상기 기준전압보다 높으면, 상기 제 2 비교신호를 상기 컨트롤러에 입력되는 전원전압레벨로 출력하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 패키지 장치는,
제 1 전압에 의해 동작하고, 옵션정보를 저장하는 캠셀을 포함하는 메모리칩과, 제 2 전압에 의해 동작하고, 상기 제 1 전압이 설정된 전압 레벨 이상으로 상승되었는지를 확인하기 위한 전압 감지회로를 포함하고, 상기 감지회로에 의해 상기 제 1 전압이 설정된 전압 레벨 이상으로 상승된 것을 확인했을 때,, 상기 캠셀의 옵션정보를 로딩하도록 제어하는 명령어를 상기 메모리 칩으로 입력하는 컨트롤러를 포함한다.
상기 전압 감지회로는, 상기 제 1 전압의전압 레벨에 따른 감지전압으로 출력하기 위한 전압 감지부; 및 상기 감지전압과 기준전압을 비교하여 비교결과에 따른 제어신호를 출력하기 위한 비교부를 포함한다.
상기 전압 감지부는, 상기 제 1 전압을 분배하여 상기 감지전압으로 출력하기 위한 제 1 및 제 2 저항수단을 포함하는 것을 특징으로 한다.
상기 비교부는, 상기 감지전압이 상기 기준전압보다 높아지면, 하이 레벨의 제어신호를 출력하는 것을 특징으로 한다.
상기 컨트롤러는 상기 제어신호가 하이 레벨로 출력되면 상기 캠셀의 옵션정보를 로딩하도록 하는 명령어를 상기 메모리칩으로 입력하는 것을 특징으로 한다.
상기 비교부는, 상기 감지전압과 상기 기준전압을 비교하여 제 1 비교신호를 출력하는 제 1 비교부; 상기 제 1 비교신호와 상기 기준전압을 비교하여 제 2 비교신호를 출력하는 제 2 비교부; 및 상기 제 2 비교신호를 반전 출력하는 인버터를 포함한다.
상기 제 1 비교부는 상기 감지전압이 상기 기준전압보다 높으면, 상기 제 1 비교신호를 상기 컨트롤러에 입력되는 전원전압레벨로 출력하고, 상기 제 2 비교부는 상기 제 1 비교신호의 전압 레벨이 상기 기준전압보다 높으면, 상기 제 2 비교신호를 상기 컨트롤러에 입력되는 전원전압레벨로 출력하는 것을 특징으로 한다.
상기 컨트롤러는 상기 인버터의 출력이 로우 레벨로 변경되면, 상기 캠셀의 옵션정보를 로딩하도록 하는 명령어를 상기 메모리칩으로 입력하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 패키지 장치의 동작 방법은,
제 1 전원에 의해 동작하고, 캠셀을 포함하는 하나 이상의 메모리칩과, 제 2 전원에 의해 동작하는 컨트롤러를 포함하는 패키지 장치의 동작 방법에 있어서, 상기 제 1 및 제 2 전원이 입력되는 단계; 상기 컨트롤러에서 상기 제 1 전원의 전압 레벨이 설정된 전압 레벨에 도달했는지 여부를 판단하는 단계; 및 상기 판단결과, 상기 제1 전원의 전압 레벨이 설정된 전압 레벨에 도달하면 상기 컨트롤러에서 상기 메모리칩으로 상기 캠셀의 데이터를 로딩하도록 하는 명령어를 입력하는 단계를 포함한다.
상기 캠셀 로딩 명령어가 입력되면, 상기 메모리칩에서 상기 캠셀에 저장된 옵션정보를 로딩하여 임시 저장하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 패키지 장치 및 동작 방법은 외부 컨트롤러에서 메모리칩의 전원 안정화를 감지하고 캠셀 로딩 명령을 입력하도록 함으로써 캠셀 로딩시의 에러를 방지한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a는 본 발명의 실시 예에 따른 패키지 장치를 나타낸다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 패키지 장치(200)는 하나 이상의 메모리 칩(210)과 컨트롤러(220)를 포함한다.
메모리 칩(210)은 캠 셀(CAM; Content Addressable Memory)부(211), 주변 회로부(212), 레지스터부(213) 및 제어부(214)를 포함하고, 컨트롤러(220)는 전압 감지 회로(221)를 포함한다.
캠 셀 부(211)는 메모리 칩(210)이 동작하기 위한 옵션 정보가 저장되어 있으며, 주변 회로부(212)는 캠 셀부(211)의 데이터를 로딩하거나 저장하기 위한 회로와, 메모리 칩(210)에 일반적으로 포함되는 메모리 셀 어레이나 페이지 버퍼 등의 회로 등을 포함한다.
레지스터부(213)는 메모리 칩(210)이 동작하는 동안 캠셀부(211)에 저장되어 있던 옵션 정보가 임시 저장되고, 제어부(214)는 컨트롤러(220)에서 입력되는 명령어에 따라서 캠셀부(211)에 저장된 정보를 로딩하여 레지스터(213)에 저장되게 한다.
컨트롤러(220)는 하나 이상의 메모리 칩(210)을 인에이블 시키고 외부에서 입력되는 동작 명령을 전달한다. 또한 컨트롤러(220)는 제어부(214)가 캠셀부(211)를 로딩하여 옵션정보를 레지스터(213)에 저장하도록 하는 명령어를 입력한다.
상기 컨트롤러(220)가 캠 셀 로딩에 대한 명령어를 입력하기 위해서는 전압 감지회로(221)에서 메모리 칩(210)의 전압(VCC_M)이 안정화되었는지를 감지하고, 그 이후에 캠셀 로딩을 위한 명령어를 입력한다.
상기 전압 감지 회로(221)는 다음과 같이 구성된다.
도 2b는 도 2a의 전압 감지회로를 나타낸다.
도 2b를 참조하면, 전압 감지회로(221)는 전압레벨 감지부(222)와 제 1 및 제 2 비교부(223, 224)를 포함한다.
전압레벨 감지부(222)는 메모리 칩(210)의 전원(VCC_M)을 다이오드에 의한 저항비를 이용하여 분배하여 감지전압(DET)으로 출력한다.
제 1 비교부(223)는 감지전압(DET)과 기준전압(Verf)을 비교하여 제 1 비교전압(Vcom1)을 출력하고, 제 2 비교부(224)는 제 1 비교전압(Vcom1)을 기준전압(Vref)과 비교하여 제 2 비교전압(Vcom2)을 출력한다.
제 1 인버터(IN1)는 제 2 비교전압(Vcom2)을 반전하여 출력한다. 제 1 인버터(IN1)의 출력신호는 캠 셀 로딩 명령을 입력하게 하는 캠셀 인에이블 신호(CAM_EN)이다.
상기 제 2 비교부(224)가 없이 제 1 비교부(223)가 출력하는 제 1 비교전압(Vcom1)을 캠셀 인에이블 신호(CAM_EN)로 사용할 수도 있으나, 제 2 비교부(224)를 적용함으로써 캠셀 인에이블 신호(CAM_EN)가 보다 안정적일 수 있다.
컨트롤러(220)는 캠셀 인에이블 신호(CAM_EN)에 따라서 캠셀 로딩 명령어를 출력한다.
상기 전압레벨 감지부(222)는 제 1 내지 제 3 NMOS 트랜지스터(N1 내지 N3)를 포함하고, 제 1 비교부(223)는 제 1 및 제 2 PMOS 트랜지스터(P1, P2)와 제 4 내지 제 6 NMOS 트랜지스터(N4 내지 N6)를 포함한다.
그리고 제 2 비교부(224)는 제 3 및 제 4 PMOS 트랜지스터(P3, P4)와 제 7 내지 제 9 NMOS 트랜지스터(N7 내지 N9)를 포함한다.
제 1 및 제 3 NMOS 트랜지스터(N1 내지 N3)는 메모리 칩(210)의 전원(VCC_M)의 입력단과 접지노드 사이에 직렬로 연결되고, 제 1 내지 제 3 NMOS 트랜지스터(N1 내지 N3)는 다이오드 형식으로 구성된다. 즉 제 1 내지 제 3 NMOS 트랜지스터(N1 내지 N3)의 게이트는 각각의 드레인단과 공통 연결된다. 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 접점인 노드(K1)에서 감지전압(DET)이 출력된다.
제 1 PMOS 트랜지스터(P1)는 컨트롤러(220)의 전원(VCC_C) 입력단과 노드(K2)의 사이에 연결되고, 제 2 PMOS 트랜지스터(P2)는 컨트롤러(220)의 전원(VCC_C) 입력단과 노드(K3)의 사이에 연결된다.
제 1 및 제 2 PMOS 트랜지스터(P1, P2)의 게이트는 노드(K2)에 공통 연결된다.
제 4 NMOS 트랜지스터(N4)는 노드(K2)와 노드(K4)의 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)는 노드(K3)와 노드(K4)의 사이에 연결된다. 제 4 NMOS 트랜지스터(N4)의 게이트에는 감지전압(DET)이 입력되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 기준전압(Vref)이 입력된다.
노드(K3)에서는 제 1 비교전압(Vcom1)이 출력된다.
제 6 NMOS 트랜지스터(N6)는 노드(K6)와 접지노드 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 기준전압(Vref)이 입력된다.
제 3 PMOS 트랜지스터(P3)는 컨트롤러(220)의 전원(VCC_C) 입력단과 노드(K5)의 사이에 연결되고, 제 4 PMOS 트랜지스터(P4)는 컨트롤러(220)의 전원(VCC_C) 입력단과 노드(K6)의 사이에 연결된다.
제 3 및 제 4 PMOS 트랜지스터(P3, P4)의 게이트는 노드(K5)에 공통 연결된다.
제 7 NMOS 트랜지스터(N7)는 노드(K5)와 노드(K7)의 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)는 노드(K6)와 노드(K7)의 사이에 연결된다. 제 7 NMOS 트랜지 스터(N7)의 게이트는 노드(K3)와 연결되고, 제 8 NMOS 트랜지스터(N8)의 게이트에는 기준전압(Vref)이 입력된다.
제 9 NMOS 트랜지스터(N9)는 노드(K7)와 접지노드 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 게이트에는 기준전압(Vref)이 입력된다.
그리고 노드(K6)에서 제 2 비교전압(Vcom2)이 출력되고, 제 1 인버터(IN1)는 제 2 비교전압(Vcom2)을 반전 출력한다. 제 1 인버터(IN1)가 출력하는 신호가 캠셀 인에이블 신호(CAM_EN)이다.
상기의 전압 감지 회로(221)의 동작은 다음과 같다.
먼저 패키지 장치(200)에 전원이 입력되면, 컨트롤러(220)에 전원(VCC_C)이 메모리 칩(210)의 전원(VCC_M)보다 빨리 안정화된다.
그리고 전압 감지 회로(221)의 전압레벨 감지부(222)는 메모리 칩(210)의 전원(VCC_M)이 입력되면 제 1 NMOS 트랜지스터(N1)의 저항과, 제 2 및 제 3 NMOS 트랜지스터(N2, N3)의 저항비에 의해서 감지전압(DET)이 출력된다.
제 1 비교부(223)는 감지전압(DET)과 기준전압(Vref)을 비교하여, 감지전압(DET)이 기준전압(Vref)보다 높아지면 제 1 비교전압(Vcom1)을 컨트롤러(210)의 전원(VCC_C) 레벨로 출력한다.
제 1 비교부(223)의 동작을 간략히 하면 다음과 같다.
먼저 기준전압(Vref)이 입력되면 제 6 NMOS 트랜지스터(N6)가 턴온 되고, 감지전압(DET)이 기준전압(Vref)보다 낮을 때 제 5 NMOS 트랜지스터(N5)도 턴온 된다. 제 5 NMOS 트랜지스터(N5)가 턴온 되면 노드(K3)는 접지노드에 연결된다.
따라서 제 1 비교전압(Vcom1)은 접지전압 레벨이다.
그리고 메모리 칩(210)의 전원(VCC_M)이 상승되어 감지전압(DET)이 기준전압(Vref)보다 높아지면 제 4 NMOS 트랜지스터(N4)가 턴온 된다.
제 4 NMOS 트랜지스터(N4)가 턴온 되면, 노드(K2)가 접지노드에 연결되므로, 제 3 및 제 4 PMOS 트랜지스터(P3, P4)가 턴온 되므로, 노드(K3)에 컨트롤러(220)의 전원(VCC_C)이 입력된다.
따라서 제 1 비교전압(Vcom1)이 컨트롤러(220)의 전원(VCC_C) 레벨이 된다.
제 2 비교부(224)의 동작은 제 1 비교부(223)의 동작과 유사하다. 제 1 비교전압(Vcom1)이 기준전압(Vref)보다 높아지면 노드(K6)의 전압 레벨이 컨트롤러(220)의 전원(VCC_C) 레벨이 된다.
제 2 비교전압(Vcom2)의 전압 레벨이 하이 레벨인 컨트롤러(220)의 전원(VCC_C) 레벨이 되면 제 1 인버터(IN1)는 로우 레벨의 캠셀 인에이블 신호(CAM_EN)를 출력한다.
컨트롤러(220)는 캠셀 인에이블 신호(CAM_EN)가 로우 레벨이 되면 캠셀을 로딩하도록 하는 명령어를 메모리 칩(210)에 입력함으로써, 메모리 칩(210)은 전원이 안정된 이후에 캠셀 로딩을 할 수 있다.
도 3은 본 발명의 실시 예에 따른 패키지 장치의 동작을 설명하기 위한 타이밍도이다.
도 3을 참조하면, 컨트롤러(220)와 메모리 칩(210)에 전원이 입력되면, 컨트롤러(220)의 전원(VCC_C)이 메모리 칩(210)의 전원(VCC_M)보다 빠르게 안정화된다.
그리고 전압 감지부(221)에서 캠셀 인에이블 신호(CAM_EN)가 로우 레벨에서 하이 레벨로 변경되면, 메모리 칩(210)의 전원(VCC_M)도 안정화가 된 것으로 판단할 수 있다.
따라서 컨트롤러(220)는 IO를 통해서 메모리 칩(210)에 캠셀을 로딩하게 하는 캠셀 로딩 명령어를 입력한다. 이에 따라서 메모리 칩(210)은 안정적 전압상태에서 캠셀을 로딩한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 외부 컨트롤러와 메모리칩의 전원 안정화가 되는 시간을 비교한 도면이다.
도 2a는 본 발명의 실시 예에 따른 패키지 장치를 나타낸다.
도 2b는 도 2a의 전압 감지회로를 나타낸다.
도 3은 본 발명의 실시 예에 따른 패키지 장치의 동작을 설명하기 위한 타이밍도이다.
*도면의 주요 부분의 간단한 설명*
200 : 패키지 장치 210 : 메모리 칩
220 : 컨트롤러 221 : 전압 감지 회로

Claims (18)

  1. 제 1 전압에 의해 동작하는 하나 이상의 메모리 칩과;
    상기 제 1 전압의 전압 레벨이 설정되는 전압 레벨 이상으로 상승되는지를 감지하는 전압 감지 회로; 및
    제 2 전압에 의해 동작하고, 상기 전압 감지회로가 상기 제 1 전압의 전압 레벨이 설정되는 전압 레벨 이상임을 감지했을 때, 상기 메모리 칩의 동작을 제어하기 시작하는 컨트롤러를 포함하는 패키지 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 전압 감지회로는,
    상기 제 1 전압의 전압 레벨에 따른 감지전압을 출력하기 위한 전압 감지부; 및
    상기 감지전압과 기준전압을 비교하여 비교결과에 따른 제어신호를 출력하기 위한 비교부를 포함하는 패키지 장치.
  4. 제 3항에 있어서,
    상기 전압 감지부는,
    상기 제1 전압을 분배하여 상기 감지전압으로 출력하기 위한 제 1 및 제 2 저항수단을 포함하는 것을 특징으로 하는 패키지 장치.
  5. 제 3항에 있어서,
    상기 비교부는,
    상기 감지전압이 상기 기준전압보다 높아지면, 하이 레벨의 제어신호를 출력하는 것을 특징으로 하는 패키지 장치.
  6. 제 5항에 있어서,
    상기 컨트롤러는 상기 제어신호가 하이 레벨로 출력되면 상기 메모리 칩에 포함된 캠셀의 옵션정보를 로딩하도록 하는 명령어를 상기 메모리칩으로 입력하는 것을 특징으로 하는 패키지 장치.
  7. 제 3항에 있어서,
    상기 비교부는,
    상기 감지전압과 상기 기준전압을 비교하여 제 1 비교신호를 출력하는 제 1 비교부;
    상기 제 1 비교신호와 상기 기준전압을 비교하여 제 2 비교신호를 출력하는 제 2 비교부; 및
    상기 제 2 비교신호를 반전 출력하는 인버터
    를 포함하는 것을 특징으로 하는 패키지 장치.
  8. 제 7항에 있어서,
    상기 제 1 비교부는 상기 감지전압이 상기 기준전압보다 높으면, 상기 제 1 비교신호를 상기 컨트롤러에 입력되는 전원전압레벨로 출력하고,
    상기 제 2 비교부는 상기 제 1 비교신호의 전압 레벨이 상기 기준전압보다 높으면, 상기 제 2 비교신호를 상기 컨트롤러에 입력되는 전원전압레벨로 출력하는 것을 특징으로 하는 패키지 장치.
  9. 제 1 전압에 의해 동작하고, 옵션정보를 저장하는 캠셀을 포함하는 메모리칩과,
    제 2 전압에 의해 동작하고, 상기 제 1 전압이 설정된 전압 레벨 이상으로 상승되었는지를 확인하기 위한 전압 감지회로를 포함하고, 상기 감지회로에 의해 상기 제 1 전압이 설정된 전압 레벨 이상으로 상승된 것을 확인했을 때, 상기 캠셀의 옵션정보를 로딩하도록 제어하는 명령어를 상기 메모리 칩으로 입력하는 컨트롤러
    를 포함하는 패키지 장치.
  10. 제 9항에 있어서,
    상기 전압 감지회로는,
    상기 제 1 전압의전압 레벨에 따른 감지전압으로 출력하기 위한 전압 감지부; 및
    상기 감지전압과 기준전압을 비교하여 비교결과에 따른 제어신호를 출력하기 위한 비교부를 포함하는 패키지 장치.
  11. 제 10항에 있어서,
    상기 전압 감지부는,
    상기 제 1 전압을 분배하여 상기 감지전압으로 출력하기 위한 제 1 및 제 2 저항수단을 포함하는 것을 특징으로 하는 패키지 장치.
  12. 제 10항에 있어서,
    상기 비교부는,
    상기 감지전압이 상기 기준전압보다 높아지면, 하이 레벨의 제어신호를 출력하는 것을 특징으로 하는 패키지 장치.
  13. 제 12항에 있어서,
    상기 컨트롤러는 상기 제어신호가 하이 레벨로 출력되면 상기 캠셀의 옵션정보를 로딩하도록 하는 명령어를 상기 메모리칩으로 입력하는 것을 특징으로 하는 패키지 장치.
  14. 제 10항에 있어서,
    상기 비교부는,
    상기 감지전압과 상기 기준전압을 비교하여 제 1 비교신호를 출력하는 제 1 비교부;
    상기 제 1 비교신호와 상기 기준전압을 비교하여 제 2 비교신호를 출력하는 제 2 비교부; 및
    상기 제 2 비교신호를 반전 출력하는 인버터
    를 포함하는 것을 특징으로 하는 패키지 장치.
  15. 제 14항에 있어서,
    상기 제 1 비교부는 상기 감지전압이 상기 기준전압보다 높으면, 상기 제 1 비교신호를 상기 컨트롤러에 입력되는 전원전압레벨로 출력하고,
    상기 제 2 비교부는 상기 제 1 비교신호의 전압 레벨이 상기 기준전압보다 높으면, 상기 제 2 비교신호를 상기 컨트롤러에 입력되는 전원전압레벨로 출력하는 것을 특징으로 하는 패키지 장치.
  16. 제 14항에 있어서,
    상기 컨트롤러는 상기 인버터의 출력이 로우 레벨로 변경되면, 상기 캠셀의 옵션정보를 로딩하도록 하는 명령어를 상기 메모리칩으로 입력하는 것을 특징으로 하는 패키지 장치.
  17. 제 1 전원에 의해 동작하고, 캠셀을 포함하는 하나 이상의 메모리칩과, 제 2 전원에 의해 동작하는 컨트롤러를 포함하는 패키지 장치의 동작 방법에 있어서,
    상기 제 1 및 제 2 전원이 입력되는 단계;
    상기 컨트롤러에서 상기 제 1 전원의 전압 레벨이 설정된 전압 레벨에 도달했는지 여부를 판단하는 단계; 및
    상기 판단결과, 상기 제1 전원의 전압 레벨이 설정된 전압 레벨에 도달하면 상기 컨트롤러에서 상기 메모리칩으로 상기 캠셀의 데이터를 로딩하도록 하는 명령어를 입력하는 단계
    를 포함하는 패키지 장치의 동작 방법.
  18. 제 17항에 있어서,
    상기 캠셀 로딩 명령어가 입력되면, 상기 메모리칩에서 상기 캠셀에 저장된 옵션정보를 로딩하여 임시 저장하는 것을 특징으로 하는 패키지 장치의 동작 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101066738B1 (ko) * 2009-12-21 2011-09-21 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 동작 방법
CN105978600A (zh) * 2015-11-13 2016-09-28 乐视移动智能信息技术(北京)有限公司 一种支持载波聚合的处理器及移动终端
KR102248686B1 (ko) * 2020-02-14 2021-05-04 엘에스일렉트릭(주) 외부 메모리 접근 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100378603B1 (ko) * 2000-10-10 2003-03-31 주식회사 하이닉스반도체 플래그 신호 발생 장치
KR100519536B1 (ko) * 2000-12-28 2005-10-06 주식회사 하이닉스반도체 코드 저장 메모리 셀 센싱 회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331950B1 (en) * 1999-10-19 2001-12-18 Fujitsu Limited Write protect input implementation for a simultaneous operation flash memory device
KR100368315B1 (ko) * 1999-12-28 2003-01-24 주식회사 하이닉스반도체 플래시 메모리의 어드레스 버퍼
US6636081B1 (en) * 2002-03-26 2003-10-21 E-Cmds Corporation Voltage-comparing device with analog-signal converter
KR100463201B1 (ko) * 2002-05-28 2004-12-23 삼성전자주식회사 파워 검출 회로, 이를 이용한 플래시 메모리 장치, 그 플래시 메모리 장치의 파워-온 독출 신호 발생 방법 및 플래시 메모리 장치의 안정적인 파워-온 독출 방법
JP3863508B2 (ja) * 2003-07-03 2006-12-27 Necエレクトロニクス株式会社 電源電圧検出回路及び半導体集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100378603B1 (ko) * 2000-10-10 2003-03-31 주식회사 하이닉스반도체 플래그 신호 발생 장치
KR100519536B1 (ko) * 2000-12-28 2005-10-06 주식회사 하이닉스반도체 코드 저장 메모리 셀 센싱 회로

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