TWI747688B - 半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，能夠從待機模式自動轉變至深度省電模式。本發明的半導體裝置包含：內部電路，能夠響應來自輸入/輸出電路的輸入信號而運行；以及控制器，能夠控制這些內部電路的運行。支援DPD的內部電路包括：測量部，對從半導體裝置進入待機模式的時間點開始的時間進行測量；轉變時間檢測部），檢測測量部的測量時間已到達一定時間的情況；以及DPD信號生成部，當檢測到轉變時間時，生成用於使待機模式的消耗電力進一步降低的省電致能信號。

Description

半導體裝置
本發明涉及一種快閃記憶體（flash memory）等半導體裝置，尤其涉及待機（standby）模式或深度省電（deep power down）模式下的運行。
反及（NAND）型快閃記憶體能以頁面（page）為單位來進行讀出或編程，而且能以塊（block）為單位來進行抹除。例如，專利文獻（日本專利特開2006-252748號公報）所示的快閃記憶體公開了下述技術：在待機模式與常規（normal）運行模式下，對頁面緩衝器（page buffer）/感測電路供給不同的電源電壓，由此來減少待機模式的消耗電力。
快閃記憶體中，有回應來自用戶的命令來進行讀出、編程、抹除等的主動（active）模式與可受理來自使用者的命令的待機模式。在待機模式下，內部電路的運行受到限制，以使消耗電力達到一定以下，但在從用戶輸入有命令時，必須立即回應此命令。因此，雖說是待機模式，但在邏輯（logic）電路或暫存器（register）等揮發性電路中仍會產生截止洩漏（off leak）電流，截止洩漏電流會隨著元件尺寸的收縮（shrink）而增加，而且，在使用內部電源電壓的情況下，必須使內部電源電壓檢測電路運行，從而會消耗一定程度的電力。即，難以削減待機模式下的消耗電流。
為了進一步削減待機模式下的消耗電力，有時根據快閃記憶體不同，搭載有深度省電模式（以下稱作DPD模式）。在DPD模式下，關停（cut off）對用於待機模式的一部分內部電路的內部供給電源，而削減截止洩漏電流。DPD模式例如是通過DPD開始命令來進入所述模式，並通過DPD解除命令來從所述模式恢復。DPD模式為了使關停的電路正常運行而需要一定的時間，但取代於此，具有能夠大幅降低消耗電力的優點（merit）。
圖1表示搭載有串列外設介面（Serial Peripheral Interface，SPI）功能的NAND型快閃記憶體向DPD模式轉變時的運行波形的一例。在待機模式時，通過將晶片選擇（chip select）信號/CS設為低準位（low level）來選擇快閃記憶體，在此期間，與時脈（clock）信號同步地從資料登錄端子DI輸入DPDDPD命令（89h）。快閃記憶體在從DPD命令的輸入開始經過了一定期間tDP的時刻TDPD ，轉變至DPD模式，而阻斷對特定的內部電路的內部供給電壓。在時刻TDPD 之前的期間，消耗待機模式的電流，在時刻TDPD 之後的期間，消耗DPD模式的電流。
圖2表示現有的快閃記憶體的支援DPD模式的待機用內部電壓生成電路的一例。內部電壓生成電路10包含串聯連接在外部電源電壓VCC（例如3.3 V）與GND電位之間的P溝道金屬氧化物半導體（P-channel Metal Oxide Semiconductor，PMOS）電晶體（transistor）P1及PMOS電晶體P2、電阻梯（ladder）LAD、以及對電阻梯LAD的經電阻分割的電壓Va與基準電壓VREF進行比較的比較器CMP，對於電晶體P1的閘極，施加有DPD致能（enable）信號DPDEN，對於電晶體P2的閘極施加比較器CMP的比較結果，在電晶體P2與電阻梯之間連接有電壓供給節點INTVDD。
待機模式時，DPD致能信號DPDEN為L準位，電晶體P1、電晶體P2導通。為了降低由電阻梯LAD所消耗的電流，電阻梯LAD被設定為高電阻。另外，在電壓供給節點INTVDD輸出目標電壓時，選擇電壓Va的分接（tap）位置，以使Va=VREF。另外，在非待機模式時運行的通常的內部電壓生成電路的電阻比圖2的電阻梯LAD低，在電壓供給節點INTVDD，例如生成2.4 V的電壓。
當用戶依據圖1所示的序列來輸入DPD命令時，快閃記憶體的控制器在從命令的輸入計起的tDP時間以內，使DPD致能信號DPDEN由L準位變為H準位，使電晶體P1斷開，阻斷外部電源電壓VCC。由此，不對連接於電壓供給節點INTVDD的電路供給電力，較待機模式進一步節省消耗電力。
這樣，在現有的快閃記憶體中存在下述問題：為了從待機模式轉變至DPD模式，使用者必須輸入DPD命令，若是不支持DPD命令的快閃記憶體，便無法進行向DPD模式的轉變。此種問題並不限於快閃記憶體，在其它半導體裝置中也同樣。
本發明的半導體裝置包括：半導體積體電路，能夠回應來自外部的輸入信號而運行；測量部件，對從半導體裝置進入待機模式的時間點開始的時間進行測量；檢測部件，檢測所述測量部件的測量時間已到達一定時間的情況；以及生成部件，當由所述檢測部件檢測到一定時間時，生成用於使所述待機模式的消耗電力進一步降低的省電致能信號。
根據本發明，能夠不進行用於向省電模式轉變的命令等的輸入，而從待機模式自動轉變至省電模式。因此，即使是不支援用於向省電模式轉變的命令等的半導體裝置，也能轉變至省電模式。
本發明的半導體裝置並無特別限定，例如在NAND型或者反或（NOR）型快閃記憶體、動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）、靜態隨機存取記憶體（Static Random Access Memory，SRAM）、邏輯、專用積體電路（Application Specific Integrated Circuit，ASIC）、數位訊號處理器（Digital Signal Processor，DSP）等中實施。
接下來，參照附圖來詳細說明本發明的實施例。圖3的（A）及圖3的（B）是表示本實施例的半導體裝置100的構成例的圖。半導體裝置100是包含輸入/輸出電路110、內部電路120、內部電路130、內部電路140、控制器150而構成。這些電路是被集成在半導體基板上的積體電路。控制器150可經由輸入/輸出電路110而從外部接收命令、控制信號、資料、位址等輸入信號，並基於所接收的命令或控制信號等輸入信號來控制內部電路120、內部電路130、內部電路140的運行。另外，經內部電路120、內部電路130、內部電路140處理的資料可經由輸入/輸出電路110而輸出至外部。內部電路120、內部電路130、內部電路140所進行的處理的內容為任意，並無特別限定。控制器150是使用硬體和/或軟體而構成，例如可為微控制器（micro controller）、可編程邏輯（programmable logic）、狀態機（state machine）等。
對於半導體裝置100，供給外部電源電壓VCC（例如3.3 V），內部的積體電路被供給外部電源電壓VCC或者由外部電源電壓VCC而生成的內部供給電壓VDD。一實施方式中，半導體裝置100可包含多個電力消耗模式。主動模式下，內部電路能夠全規格（full specification）運行而無消耗電力的限制。待機模式下，能夠依據所決定的要求來降低內部電路的消耗電力，並能回應命令等輸入信號。待機模式例如是在內部電路結束了所決定的運行時、或者回應來自外部的命令或控制信號而決定，此種待機模式是在半導體裝置100中預先定義。待機模式下，例如停止升壓電路（電荷泵（charge pump）電路），或者停止時脈振盪器，或者間歇地進行內部供給電壓VDD的生成，或者將互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）逆變器設為三態（tristate）狀態。DPD模式下，能夠阻斷特定的內部電路的電力供給，以進一步降低待機模式的消耗電力。
現有的半導體裝置中，為了從待機模式向DPD模式轉變，需要來自外部的命令的輸入。與此相對，本實施例的半導體裝置100不需要用於從待機模式向DPD模式轉變的命令或控制信號的輸入，而能夠自動進入DPD模式。DPD模式的解除例如是通過來自外部的任意命令或控制信號的輸入而實施。
如圖3的（A）所示，半導體裝置100包含支援DPD的內部電路140。所述支援DPD的內部電路140至少在待機模式時運行。一實施方式中，支援DPD的內部電路140也可在進入待機模式時，回應來自控制器150的致能信號而運行。另外，在另一實施方式中，支援DPD的內部電路140也可貫穿主動模式及待機模式而持續運行。
本實施例的支援DPD的內部電路140具備判定是否從待機模式向DPD模式轉變的功能，在判定為要向DPD模式轉變時，生成用於阻斷電力供給的DPD致能信號DPDEN。圖3的（A）及圖3的（B）的示例中，由支援DPD的內部電路140所生成的DPD致能信號DPDEN被供給至其它的內部電路130，內部電路130響應DPD致能信號DPDEN而阻斷供給至自身的電力（外部電源電壓VCC或內部電壓VDD中的任一個皆可）。由此，在DPD模式下，半導體裝置的消耗電力較待機模式進一步降低。另外，此處，表示了DPD致能信號DPDEN被供給至一個內部電路130的示例，但DPD致能信號DPDEN也可被供給至多個內部電路。
圖3的（B）是表示支援DPD的內部電路140中所含的DPD判定部的功能構成的圖。DPD判定部160為了判定是否從待機模式向DPD模式轉變，而包含測量部162、轉變時間檢測部164及DPD信號生成部166。DPD判定部160是使用硬體和/或軟體來實施。
測量部162對從進入待機模式的時間點開始的時間進行測量。若支援DPD的內部電路140在待機模式時啟動，則進入待機模式的時間點可為支援DPD的內部電路140開始運行的時刻，或者，若支援DPD的內部電路140從控制器150被通知待機模式，則進入待機模式的時間點可為由表示所述待機模式的信號所確定的時刻。測量部162並不特別限定此構成，例如可包含對時脈信號進行計數的計數器。
轉變時間檢測部164對由測量部162所測量的時間進行監測，對向DPD模式轉變的時間進行檢測。具體而言，當測量時間與預定的時間一致時，判定為要向DPD模式轉變。換言之，當待機模式經過了預定的時間時，判定為要向DPD模式轉變。
當由轉變時間檢測部164監測到向DPD模式的轉變時間時，DPD信號生成部166生成用於阻斷電力供給的DPD致能信號DPDEN。圖3的（A）的示例中，DPD致能信號DPDEN被供給至內部電路130。
接下來說明支援DPD的內部電路140的具體電路。圖4是表示支援DPD的內部電壓生成電路的構成的圖。支援DPD的內部電壓生成電路200是由外部電源電壓VCC（例如3.3 V）來生成內部電壓VDD（例如2.4 V）的電路，如此圖所示，包含兩個比較器CMP1、CMP2、邏輯210、PMOS電晶體Q、電阻梯LAD、計數器220及邏輯230而構成。
在外部電源電壓VCC與GND之間的電流路徑，串聯連接有PMOS電晶體Q與包含多個串聯電阻的電阻梯LAD。對於電晶體Q的閘極，施加從邏輯210輸出的切換控制信號VDDEN，當切換控制信號VDDEN為L準位時，電晶體Q導通，從外部電源電壓VCC供給電力。在電晶體Q與電阻梯LAD之間，連接有電壓供給節點INTVDD，從電壓供給節點INTVDD供給內部電壓VDD。在電壓供給節點INTVDD，連接有一個或多個負載電路。
電阻梯LAD連接於電壓供給節點INTVDD與GND之間。若內部電壓生成電路200僅在待機模式時運行，則為了抑制待機模式時的消耗電力，電阻梯LAD包含高電阻的電阻。另外，在電阻梯LAD的經電阻分割的、第一選擇的分接位置生成第一電壓DIVA，在第二選擇的分接位置生成第二電壓DIVB。第一電壓DIVA大於第二電壓DIVB（DIVA＞DIVB）。
比較器CMP1在非反相輸入端子（-）輸入基準電壓VREF，在反相輸入端子（+）輸入第一電壓DIVA，並將表示比較結果的H或L準位的輸出提供給邏輯210。另一個比較器CMP2在非反相輸入端子（-）輸入基準電壓VREF，在反相輸入端子（+）輸入第二電壓DIVB，並將表示比較結果的H或L準位的輸出提供給邏輯210。
邏輯210基於比較器CMP1及比較器CMP2的比較結果來生成切換控制信號VDDEN。一實施方式中，邏輯210在進入待機模式的時間點，使切換控制信號VDDEN遷移至H準位，將電晶體Q設為非導通。通過停止外部電源電壓VCC的供給，從而電壓供給節點INTVDD的電壓經由電阻梯LAD而放電至GND。此時的電壓供給節點INTVDD的電壓隨著電阻梯LAD的電阻與連接於電壓供給節點INTVDD的負載的電容的RC時間常數而變化。由於存在第一電壓DIVA＞第二電壓DIVB的關係，因此在比較器CMP1的比較結果由H準位遷移至L準位後，比較器CMP2的比較結果由H準位遷移至L準位。
當比較器CMP1、比較器CMP2的比較結果均變為L準位時，邏輯210將切換控制信號VDDEN由H準位遷移至L準位，使電晶體Q導通。由此，從外部電源電壓VCC供給電力，第一電壓DIVA及第二電壓DIVB上升，比較器CMP1、比較器CMP2的比較結果均變為H準位，邏輯210響應於此而將切換控制信號VDDEN由L準位遷移至H準位，將電晶體Q設為非導通。
直至第一電壓DIVA及第二電壓DIVB變得小於基準電壓VREF為止的時間，即，直至比較器CMP1、比較器CMP2的比較結果均變為L準位為止的時間是根據RC時間常數而決定。若內部電壓生成電路200僅在待機模式時運行，則通過將電阻梯LAD設為高電阻而加大RC時間常數，從而能夠延長直至使電晶體Q導通為止的時間，且降低供給有外部電源電壓VCC時的消耗電力。
邏輯210進而基於比較器CMP1、比較器CMP2的比較結果來生成時脈信號DPDCLK，並將其提供給計數器220。具體而言，當檢測到第一電壓DIVA及第二電壓DIVB均變得小於基準電壓VREF時，回應于此而生成具備一定的脈寬的時脈信號DPDCLK。例如，時脈信號DPDCLK可為與切換控制信號VDDEN同步的時脈信號。
計數器220對時脈信號DPDCLK的時脈進行計數，並將其計數結果提供給邏輯230。計數器220在DPD模式被解除時，通過重置（reset）信號而重置。邏輯230接收計數器220的計數值，檢測計數值是否已到達預定的次數，當已到達時，生成用於阻斷電力供給的DPD致能信號DPDEN。另外，邏輯230在DPD模式被解除時，響應重置信號而將DPD致能信號設為失效（disable）。
接下來，將內部電壓生成電路200的運行波形示於圖5，說明此電路的運行。假定在時刻t1，半導體裝置100由主動模式轉變為待機模式。當內部電壓生成電路200以主動模式運行時，從外部電源電壓VCC供給有電力，第一電壓DIVA及第二電壓DIVB大於基準電壓VREF，比較器CMP1、比較器CMP2的比較結果處於H準位的狀態。此時，邏輯210也可回應表示待機模式的STBY而開始運行。即，邏輯210與比較器CMP1、比較器CMP2的比較結果無關地使切換控制信號VDDEN遷移至H準位，將電晶體Q設為非導通。由此，外部電源電壓VCC的電力供給被阻斷，電壓供給節點INTVDD的電壓逐漸變小。
在時刻t2，當第一電壓DIVA及第二電壓DIVB變得小於基準電壓VREF時，邏輯210使切換控制信號VDDEN遷移至L準位，使電晶體Q導通。由此，從外部電源電壓VCC供給電力，電壓供給節點INTVDD的電壓上升。在時刻t3，當第一電壓DIVA及第二電壓DIVB變得大於基準電壓VREF時，邏輯210將切換控制信號VDDEN遷移至H準位，將電晶體Q設為非導通。邏輯210生成使切換控制信號VDDEN反相的時脈信號DPDCLK，此時脈由計數器220進行計數。
以後，反復同樣的運行，當由邏輯230檢測到計數器220對時脈信號DPDCLK的時脈的計數數量與預定的數量一致時，生成用於阻斷電力供給的DPD致能信號DPDEN，將此信號供給至特定的內部電路。所述特定的內部電路響應DPD致能信號DPDEN而阻斷外部電源電壓VCC或內部電壓VDD的電力供給。
這樣，根據本實施例，能夠不從外部輸入用於向DPD模式轉變的命令，而從待機模式自動轉變為DPD模式。因此，即使是不支援用於向DPD模式轉變的命令的半導體裝置，也能夠利用DPD模式，另外，使用者便利性提高。
所述實施例中，時脈信號DPDCLK的脈寬是根據RC時間常數來決定。通常，電阻梯LAD的電阻是根據待機模式的消耗電流的要求來規定，電壓供給節點INTVDD的負載電容是基於負載的大小或穩定性來規定。因此，沒有用於對時脈信號DPDCLK的脈寬進行控制的靈活性（flexibility）。
因此，如圖6所示，本實施例的變形例包括兩個分離的第一內部電壓生成電路200_1及第二內部電壓生成電路200_2，第一內部電壓生成電路200_1經由電壓供給節點INTVDD_1來對第一內部電路180_1供給內部電壓VDD1，第二內部電壓生成電路200_2經由電壓供給節點INTVDD_2來對第二內部電路180_2供給內部電壓VDD2。
第一內部電壓生成電路200_1及第二內部電壓生成電路200_2具有與圖4所示的內部電壓生成電路200同樣的構成，但第一內部電壓生成電路200_1具備DPD判定功能，而第二內部電壓生成電路200_2不具備DPD判定功能。第一內部電壓生成電路200_1及第二內部電壓生成電路200_2均在待機模式下運行，但第一內部電壓生成電路200_1構成為，調整RC時間常數以使其適合於時脈信號DPDCLK所要求的脈寬，且將以此種RC時間常數而生成的內部電壓VDD1供給至第一內部電路180_1。另一方面，第二內部電壓生成電路200_2不生成時脈信號DPDCLK，因此規定電阻梯LAD的電阻以使其適合於在待機模式下所要求的消耗電流，且對於電壓供給節點INTVDD_2的負載電容不產生限制。
這樣，根據本變形例，將在待機模式下運行的多個內部電壓生成電路中的一個內部電壓生成電路的RC時間常數設定為適合於時脈信號DPDCLK所要求的脈寬，因此能夠容易地設定用於向DPD模式轉變的時間。另外，通過加大RC時間常數，能夠延長脈寬，由此，能夠延長計數器220的運行週期，實現用於DPD判定的運行所需的電力的降低。
所述實施例中，表示了內部電壓生成電路由外部電源電壓VCC生成內部電壓VDD的示例，但這只是一例，並不限定於此種形態。即，本實施例的內部電壓生成電路也可由第一內部電壓VDD1來生成第二內部電壓VDD2。
接下來，將搭載本實施例的自動DPD模式的NAND型快閃記憶體的一例示於圖7。快閃記憶體300是包含下述部分而構成，即：儲存胞元陣列310，由多個儲存胞元呈矩陣狀地排列而成；輸入/輸出緩衝器320，連接於外部輸入/輸出端子I/O；位址暫存器330，從輸入/輸出緩衝器320接收位址資料；控制器340，從輸入/輸出緩衝器320接收命令資料等，對各部進行控制；字元線選擇電路350，從位址暫存器330接收列位址資訊Ax，對列位址資訊Ax進行解碼，並基於解碼結果來進行塊的選擇及字元線的選擇等；頁面緩衝器/感測電路360，保持從由字元線選擇電路350所選擇的頁面讀出的資料，或者保持應編程至所選擇的頁面的輸入資料；行選擇電路370，從位址暫存器330接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於所述解碼結果來選擇頁面緩衝器/感測電路360內的行位址的資料；以及內部電壓產生電路380，生成資料的讀出、編程及抹除等所需的各種電壓（寫入電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等）。
一實施方式中，快閃記憶體300能夠從外部端子輸出用於告知內部的運行狀態（編程、抹除、讀出等）的忙碌信號/就緒信號。控制器340回應忙碌信號/就緒信號的輸出而變為待機模式，如利用所述實施例所說明那樣，對從進入待機模式的時間點開始的時間進行測量，當測量時間到達一定時間時，生成DPD致能信號DPDEN，並將其供給至內部的周邊電路。收到DPD致能信號DPDEN的周邊電路阻斷電力供給。
另外，另一實施方式中，內部電壓產生電路380包含圖4或圖6所示的內部電壓生成電路200，響應忙碌信號/就緒信號，對從進入待機模式的時間點開始的時間進行測量，當測量時間到達一定時間時，生成DPD致能信號DPDEN，並將其供給至內部的周邊電路。
對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，能夠在權利要求書所記載的發明主旨的範圍內進行各種變形、變更。
10、200:內部電壓生成電路 100:半導體裝置 110:輸入/輸出電路 120、130、140:內部電路 150:控制器 160:DPD判定部 162:測量部 164:轉變時間檢測部 166:DPD信號生成部 180_1:第一內部電路 180_2:第二內部電路 200_1:第一內部電壓生成電路 200_2:第二內部電壓生成電路 210、230:邏輯 220:計數器 300:快閃記憶體 310:儲存胞元陣列 320:輸入/輸出緩衝器 330:位址暫存器 340:控制器 350:字元線選擇電路 360:頁面緩衝器/感測電路 370:行選擇電路 380:內部電壓產生電路 Ax:列位址資訊 Ay:行位址資訊 CMP、CMP1、CMP2:比較器 /CS:晶片選擇信號 DI:資料登錄端子 DIVA:第一電壓 DIVB:第二電壓 DPDCLK:時脈信號 DPDEN:DPD致能信號 INTVDD、INTVDD_1、INTVDD_2:電壓供給節點 LAD:電阻梯 P1、P2、Q:PMOS電晶體 t1、t2、t3、TDPD :時刻 tDP:一定期間 Va:電壓 VCC:外部電源電壓 VDDEN:切換控制信號 Vers:抹除電壓 Vpass:通過電壓 Vpgm:寫入電壓 Vread:讀出通過電壓 VREF:基準電壓
圖1是表示現有的快閃記憶體向DPD模式轉變時的運行波形的一例的圖。 圖2是表示現有的快閃記憶體的支援DPD模式的待機模式用內部電壓生成電路的一例的圖。 圖3的（A）是表示本發明的實施例的半導體裝置的概略構成的圖，圖3的（B）是表示支援DPD的內部電路的DPD判定部的功能構成的圖。 圖4是表示本發明的實施例的支援DPD模式的待機模式用內部電壓生成電路的構成的圖。 圖5是表示圖4所示的內部電壓生成電路的各部的運行波形的圖。 圖6是表示本發明的實施例的內部電壓生成電路的另一構成例的圖。 圖7是表示適用本發明的實施例的NAND型快閃記憶體的構成的圖。
100:半導體裝置
110:輸入/輸出電路
120、130、140:內部電路
150:控制器
160:DPD判定部
162:測量部
164:轉變時間檢測部
166:DPD信號生成部
DPDEN:DPD致能信號
VCC:外部電源電壓

Claims (9)

  1. 一種半導體裝置，包括：半導體積體電路，能夠回應來自外部的輸入信號而運行；測量部件，對從所述半導體裝置進入待機模式的時間點開始的時間進行測量；檢測部件，檢測所述測量部件的測量時間已到達一定時間的情況；以及生成部件，當由所述檢測部件檢測到一定時間時，生成用於使所述待機模式的消耗電力進一步降低的省電致能信號，其中所述半導體積體電路包含基於第一供給電壓來生成第二供給電壓的多個電壓生成電路，所述多個電壓生成電路能夠在待機模式下運行，所述多個電壓生成電路中的一個電壓生成電路包含所述測量部件、所述檢測部件及所述生成部件。
  2. 如請求項1所述的半導體裝置，其中所述省電致能信號被供給至所述半導體積體電路內的特定電路，對所述特定電路的電力供給響應所述省電致能信號而被阻斷。
  3. 如請求項1所述的半導體裝置，其中所述半導體積體電路包含在非待機模式時運行的第一電壓生成電路與在待機模式時運行的所述多個電壓生成電路。
  4. 如請求項1所述的半導體裝置，其中 所述電壓生成電路包括：第一節點，供給第一供給電壓；第二節點，將第二供給電壓供給至負載；連接電路，連接於所述第一節點與所述第二節點之間，回應控制信號而進行所述第一節點與所述第二節點的連接或非連接；電阻梯，連接於所述第二節點與基準電位之間；脈衝生成電路，當所述第一節點與所述第二節點為非連接時，基於在所述第二節點與所述基準電位之間生成的電阻電容時間常數來生成脈衝信號；第一邏輯電路，基於所述脈衝信號來生成所述控制信號；計數器，對基於所述脈衝信號而生成的時脈進行計數；以及第二邏輯電路，基於所述計數器的計數值來生成所述省電致能信號。
  5. 如請求項3所述的半導體裝置，其中所述多個電壓生成電路的電阻梯的電阻比所述第一電壓生成電路的電阻梯的電阻高。
  6. 如請求項4所述的半導體裝置，其中所述脈衝生成電路包含第一比較器與第二比較器，並基於所述第一比較器及所述第二比較器的比較結果來生成所述脈衝信號，所述第一比較器對由所述電阻梯所生成的第一電壓與基準電壓進行比較，所述第二比較器對比由所述電阻梯所生成的所述第一電壓小的第二電壓與基準電壓進行比較。
  7. 如請求項4所述的半導體裝置，其中所述連接電路包含閘極被施加所述控制信號的P溝道金屬氧化物半導體電晶體，所述第一邏輯電路在經過了以所述電阻電容時間常數所規定的時間時，使所述控制信號遷移至低準位。
  8. 如請求項1所述的半導體裝置，其中所述半導體積體電路包含與快閃記憶體相關的電路。
  9. 如請求項8所述的半導體裝置，其中所述半導體積體電路回應忙碌信號或就緒信號而轉變至待機模式。
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