JP4620676B2 - 抵抗性メモリの交流センシング - Google Patents
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Description
【0001】
この発明は,抵抗性メモリ・ディバイス(resistive memory device ),特に,プログラマブル・コンダクタ・ランダム・アクセス・メモリ(PCRAM)ディバイスのリード(読み出し)/センス回路(read/sense circuitry)に関する。
【背景技術】
【0002】
集積回路の設計者らは,理想的な半導体メモリ−ランダムにアクセス可能な,非常に高速に書き込み/読み出しが可能な,不揮発性で,しかし無制限に変更が可能で,電力をほとんど消費しないディバイスを常に模索している。プログラマブル・コンダクタ・ランダム・アクセス・メモリ(PCRAM)技術は,これらすべての利点を提供するものであるとの見方がますます強まっている。
【0003】
ディジタル・メモリは,コンピュータ,コンピュータ・システム・コンポーネントおよびコンピュータ処理システムにおいて広く利用されている。抵抗性メモリは,メモリ素子(memory element)またはメモリ・セル(memory cell)の抵抗に基づいて,「0」または「1」というビット形式または2進数形式でディジタル情報を記憶する。抵抗性メモリ・ディバイスは,抵抗性素子(resistive element)または抵抗性セル(resistive cell)がロー・ライン(row line)(ワード・ライン(word line))とコラム・ライン(column line)(ディジット・ライン(digit line)またはビット・ライン(bit line))の交点(intersection)に位置するアレイ状に構成されている。メモリ・セルの状態の読み出しまたはセンスのためには,コラム・ラインおよびロー・ラインを選択することによって,それらが交差する位置の所望のメモリ・セルを選択することがまず必要である。所望のメモリ素子を特定したら,読み出し電圧を印加し当該メモリ・セルの抵抗を検出することにより選択したメモリ・セルの読み出しを行い,これによって当該メモリ・セルの論理状態を判定する。
【0004】
2値論理状態のセンシングでは,メモリ・セルの絶対抵抗値を把握する必要はなく,論理1および論理0に相当する抵抗値の間にある閾値に対して,メモリ・セルの抵抗がそれを上回るかまたは下回るかということのみを知ることが必要となる。それでもなお,PCRAMディバイスの技術には多くの制約が課されるため,PCRAMメモリ素子の論理状態をセンシングすることは困難である。
【発明の開示】
【0005】
この発明は,交流((alternating current)AC)を用いて抵抗性メモリ素子の状態を読み出す実施形態を提供する。交流を用いて抵抗性メモリ素子の状態を読み出すことにより,メモリ素子のオーバープログラミングや消去が回避される。
【実施例】
【0006】
プログラミング(書き込みまたは消去)電圧または電流に応じた材料(物質)抵抗の変化に基づくメモリ・ビットは,不揮発性メモリにとって非常に有望である。これらの抵抗性メモリ・ビット(mbits)の中には,ディバイスのセンス/リード(読み出し)を行うために小さな電流を繰り返し印加して何度も読み出しを行うと,その能力に変化を来たすものがある。メモリ・ビットは,その能力が失われると,プログラミングや消去が容易ではなくなり,1つの論理状態に固定されてしまう場合すらある。
【0007】
抵抗性メモリ・ビットは,抵抗(resistor)としてモデル化することができる。従来の直流(DC)リーディング(読み出し)/センシング回路においては,メモリ・ビットに電流を印加して電圧を計測するか,またはメモリ・ビットに電圧を印加して電流を計測することが行われている。
【0008】
図1は,コラム・ライン(ビット・ライン/ディジット・ライン)20a〜20dとロー・ライン(ワード・ライン)15a〜15dの交点に配置された抵抗性メモリ・セル(メモリ・ビット)のアレイ9を含むPCRAMディバイスの一部分を示す。また,アレイ9は,ビット・ライン20a,20b,20cおよび20dとそれぞれ対になったセルプレート・ライン22a,22b,22cおよび22dを含む。
【0009】
ここで,2つのメモリ・セル10aおよび10bを例示する。メモリ・セル10aは,ロー・ライン15b,ディジット20bおよびセルプレート・ライン22bによりアドレスされる。メモリ・セル10bは,ロー・ライン15cおよびディジット・ライン20bによりアドレスされる。メモリ・セル10aおよび10bのそれぞれは,ビット・ライン20bとセルプレート・ライン22bの間に直列に接続されたアクセス・トランジスタ25およびプログラマブル抵抗素子30を含む。ビット・ライン20bおよびセルプレート・ライン22bは,アレイ9の同一コラムに属するすべてのセルに対して同じように接続されている。以下の考察では,例示したメモリ・セル10aを参照してこの発明の例示的実施形態を説明する。
【0010】
この発明の例示的実施形態によれば,ビット・ライン20a,20b,20cおよび20dはそれぞれ各交流センシング回路35に接続されており,図2Aおよび図2Bに示す形態で,または他の適当なコンポーネント(構成要素)とともに実現可能である。また,アレイ9および周辺回路は必要に応じて単一の集積回路に集積可能である。
【0011】
図2Aは,交流センシング回路35の例示的実施形態を,メモリ・ディバイス8の他のコンポーネントとともに簡略化したブロック図の形式で示すものである。交流センシング回路35は,スイッチング回路110および比較回路115を含む。また,メモリ・ディバイス8は,ワード・ライン15bを介してメモリ素子10aに結合されるとともに,さらにスイッチング回路110にも結合されたクロック/制御回路105を含む。メモリ・セル10aは,ビット・ライン20bおよびセルプレート・ライン22bを介してスイッチング回路110にも結合されている。
【0012】
クロック/制御回路105は,ソース・クロック信号120を受信して,セルプレート・カウント信号135およびビット・カウント信号130をスイッチング回路110に与える(提供する,供給する)。また,クロック/制御回路105はワード・ライン15b上にも信号を与える(提供する,供給する)。
【0013】
ワード・ライン15b上の信号は,メモリ・セル10aおよび同一ロー(row)に属する他のセルにより受信される(受け入れられる)。各ローのワード・ライン上の信号は,当該ローのすべてのセルに対するセンシング動作時の制御を行う制御信号として機能する。各ローのワード・ライン上のハイ・パルスによって各セルのトランジスタ25がオンとなり,抵抗素子30を通した導電路が形成される。
【0014】
スイッチング回路110は,信号130および135に応じて,2つの信号を2つの信号ライン122を介して比較回路115に与える。信号線125上の信号間の比較を行う任意の時点において,一方の信号線122は電源電圧Vccであり,他方は抵抗素子30に依存する電圧である。抵抗素子30を通る信号は,読み出し(リード)動作中にその極性が入れ替わる。
【0015】
図2Bは,図2Aに示すコンポーネントのより詳細な例示的実施形態を示す。図示したスイッチング回路110は,それぞれ信号135および130によって制御されるPMOSトランジスタ45および50を含む。セルプレート・ライン22bおよびビット・ライン20bはそれぞれ,トランジスタ45および50を介して電源電圧Vccに結合されている。
【0016】
クロック/制御回路105は,セルプレート・カウンタ60,ビット・カウンタ65,排他的論理和(XOR)ゲート80および2つのインバータ70,75を含む。ソース・クロック信号は,セルプレート・カウンタ60およびビット・カウンタ65に供給される。セルプレート・カウンタ60は,その出力をインバータ70およびXORゲート80に与える。同様に,ビット・カウンタ65は,その出力をインバータ75およびXORゲート80に与える。XORゲート80は,ワード・ライン15b上の信号を変調して,トランジスタ25オン時の制御を行う。インバータ70および75はそれぞれ信号135および130を供給する。
【0017】
比較回路115は,インバータ85,CMOSマルチプレクサ90,95およびスイッチト・キャパシタ・センシング増幅器100を含む。インバータ70からの信号135は,トランジスタ45のゲートおよびインバータ85に印加される。また,インバータ70からの信号135は,インバータ85の出力と同様に,制御信号として各CMOSマルチプレクサ90および95に印加される。インバータ75からの出力はトランジスタ50のゲートに印加される。信号135がロウ(Low)となってトランジスタ45がオンされると,トランジスタ45はセルプレート・ライン22bをVccに引き上げる。また,信号130がロウ(Low)となってトランジスタ50がオンされると,トランジスタ50はビット・ライン20bをVccに引き上げる。
【0018】
ライン122は,ビット・ライン20bおよびセルプレート・ライン22bを両CMOSマルチプレクサ90,95に接続する。CMOSマルチプレクサ90,95は,従来の4トランジスタ・マルチプレクサでよく,各マルチプレクサは5つの端子(2つの入力端子,2つの制御端子,1つの出力端子)を有する。CMOSマルチプレクサ90,95はそれぞれ,信号135およびインバータ75の出力に基づいて,ライン122から1つの入力を出力として選択する。信号135がロウ(Low)の場合,CMOSマルチプレクサ(MUX)95はビット・ライン20bからの信号を提供(供給)し,MUX90はトランジスタ45からのVccを提供(供給)する。一方,信号135がハイ(High)の場合,MUX90はトランジスタ50からのVccを提供(供給)し,MUX95はセルプレート・ライン22bからの信号を提供(供給)する。この結果,MUX95が常にメモリ・セル10aからのセンス信号を提供(供給)する一方,MUX90は基準電圧として常にVccを提供(供給)する。
【0019】
CMOSマルチプレクサ90および95の出力は,スイッチト・キャパシタ・センシング増幅器100に印加される。スイッチト・キャパシタ・センシング増幅器100は電流入力増幅器であって,その端子における小さな正または負の電流に対する感度が高く,その電流を閾値と比較する。閾値は,スイッチト・キャパシタ・センシング増幅器100の出力がビット・ライン20bおよびセルプレート・ライン22bに接続されたメモリ・セル10aのような特定のメモリ・セルの論理状態に対応するように設定される。スイッチト・キャパシタ・センシング増幅器100は,コラム・ラインまたはビット・ライン当たり1つ存在するが,ワード・ラインの制御の下で一度に読み出されるのは1ロー(row)分のセルのみである。
【0020】
図2Aおよび図2Bは単一のセルのみを示している。メモリ・ディバイスは,ローおよびコラムに配置された複数のメモリ素子を有する。この発明の回路はメモリ・ディバイスへの適用を目的としたものである。メモリ・ディバイス用として構成する場合は,各コラム当たり,付加的な選択ロジックおよびアクセス・ディバイス(図示せず)とともに,単一の制御回路が用いられる。すなわち,XORゲートは,ワード・ライン・デコード回路によってイネーブルとなる「イネーブル」XORゲートである。各コラム当たり1組または各チップ当たり1組となるように,ロー方向に複数のカウンタをスタック(stack)すれば都合がよい。同様に,各コラム当たり1つの比較回路を設ければ都合がよい。スイッチング回路は,メモリ・ディバイス用として付加的なマルチプレクサを有するようにすれば都合がよい。
【0021】
図3は,図2Bに示す回路105からの信号のタイミング図である。ワード・ライン15b上の信号がハイ(High)になると,トランジスタ25がオンとなる。ワード・ライン15bがハイ(High)となる最初のタイミングでは,セルプレート・カウント信号135はハイ(High)であり,ビット・カウント信号130はロウ(Low)である。ワード・ライン15bがハイ(High)となる次のタイミングでは,セルプレート・カウント信号135はロウ(Low)であり,ビット・カウント信号130はハイ(High)である。したがって,読み出し周期(リード・サイクル)は,抵抗30を流れる電流の方向を交互に替える。しかしながら,比較回路115は,スイッチト・キャパシタ・センシング増幅器100が出力ビットを与える前に,交流を効果的に整流する。ビット・カウント信号とセルプレート・カウント信号の間の関係は6:2または3:1であり,セルプレート・カウント信号135の遷移(立ち上がりおよび立ち下がりエッジ)の各対に対して,ビット・カウント信号130のクロック遷移(立ち上がりおよび立ち下がりエッジ)は4つ存在するものと理解すべきである。すなわち,セルプレート・カウント信号135は6で割った(入力)クロック信号であり,ビット・カウント信号130は2で割ったクロック信号である。
【0022】
XORゲート80(図2B)は,セルプレート・カウント信号135がハイ(High)でビット・カウント信号130がロウ(Low)の場合,またはセルプレート・カウント信号135がロウ(Low)でビット・カウント信号130がハイ(High)の場合,ワード・ライン15b上の信号がハイ(High)になることを保証するものである。信号135がロウ(Low)でワード・ライン15bがハイ(High)の場合,電流は,トランジスタ45から抵抗素子30およびCMOSマルチプレクサ95を通ってスイッチト・キャパシタ・センシング増幅器100に流れる。信号130がロウ(Low)でワード・ライン15bがハイ(High)の場合,電流は,トランジスタ50から抵抗素子30およびCMOSマルチプレクサ90を通ってスイッチト・キャパシタ・センシング増幅器100に流れる。
【0023】
抵抗性メモリ・セルに対して交流センシングを採用する利点の1つとして,メモリ・ディバイスのメモリ・セルの能力を長持ちさせることが挙げられる。交流を用いてメモリ素子/セルの状態を読み出すことにより,オーバープログラミングやメモリ素子を部分的に消去することが回避される。
【0024】
PMOSトランジスタを用いて説明してきたが,この発明はNMOSトランジスタを用いて構成することもできる。制御信号はクロック信号として記述されており,セルプレート・ラインおよびビット・ラインはクロック信号により互いに特定の関係を持つ。これらの制御信号は,この明細書に記載の通り,メモリ・セルの制御およびスイッチング回路のトランジスタのゲート制御を行うように機能する限りにおいて,その他任意の形式または関係であってもよい。また,この発明の制御回路,スイッチング回路および比較回路は,必要な機能が実行される限りにおいて,個々のコンポーネント(構成要素)を他の回路に移動させて構成してもよい。例えば,制御回路のインバータをスイッチング回路の一部と考えてもよい。また,比較回路のインバータおよびマルチプレクサをスイッチング回路の一部と考えてもよい。
【0025】
図4は,図1〜3と関連付けて上に説明したこの発明のセンシング回路35を用いるメモリ・ディバイス8を利用したコンポーネント508を有するディジタル処理システム500の一例を示す。処理システム500は,ローカル・バス504に結合された1または複数のプロセッサ501を含む。メモリ・コントローラ502およびプラマリー・バス・ブリッジ503もローカル・バス504に結合されている。処理システム500は,複数のメモリ・コントローラ502および/または複数のプライマリー・バス・ブリッジ503を含む構成であってもよい。メモリ・コントローラ502およびプライマリー・バス・ブリッジ503は,単一のディバイス506として集積されていてもよい。
【0026】
メモリ・コントローラ502は,1または複数のメモリ・バス507にも結合されている。各メモリ・バスは,センシング回路35を備えた少なくとも1つのメモリ・ディバイス8を含むメモリ・コンポーネント508を引き受ける。メモリ・コンポーネント508のそれぞれは,メモリ・カードまたはメモリ・モジュールであってもよい。メモリ・モジュールの例としては,シングル・インライン・メモリ・モジュール(SIMM)やデュアル・インライン・メモリ・モジュール(DIMM)が挙げられる。メモリ・コンポーネント508は,1または複数の付加的なディバイスを含む構成であってもよい。メモリ・コントローラ502は,キャッシュ・メモリ505に結合されていてもよい。キャッシュ・メモリ505は,処理システムの唯一のキャッシュ・メモリであってもよい。これに代えて,プロセッサ501等の他のディバイスがキャッシュ・メモリを含む構成であってもよく,それがキャッシュ・メモリ505とキャッシュ階層を形成していてもよい。処理システム500が周辺装置またはコントローラを含み,それらがバス・マスタであるか,またはダイレクト・メモリ・アクセス(DMA)をサポートする場合,メモリ・コントローラ502は,キャッシュ・コヒーレンシー・プロトコルで実現してもよい。メモリ・コントローラ502が複数のメモリ・バス507に結合されている場合,各メモリ・バス507は並列に動作してもよく,または異なるメモリ・バス507に異なるアドレス・レンジをマッピングしてもよい。
【0027】
プライマリー・バス・ブリッジ503は,少なくとも1つの周辺バス510に結合されている。周辺バス510には,周辺装置や追加のバス・ブリッジ等の様々なディバイスが結合されていてもよい。これらのディバイスとしては,ストレージ・コントローラ511,種々のI/Oディバイス514,セカンダリー・バス・ブリッジ515,マルチメディア・プロセッサ518およびレガシー・ディバイス・インターフェース520等が挙げられる。プライマリー・バス・ブリッジ503はまた,1または複数の特殊用途の高速ポート522に結合されていてもよい。例えばパーソナル・コンピュータの場合,この特殊用途のポートは,高性能ビデオ・カードを処理システム500に結合させるのに利用するアクセラレイティッド・グラフィックス・ポート(AGP)であってもよい。
【0028】
ストレージ・コントローラ511は,1または複数のストレージ・ディバイス513を,ストレージ・バス512を介して周辺バス510に結合させる。例えば,ストレージ・コントローラ511はSCSIコントローラであってもよく,ストレージ・ディバイス513はSCSIディスクであってもよい。また,I/Oディバイス514はいかなる種類の周辺装置であってもよい。例えば,I/Oディバイス514は,イーサネット・カードのようなローカル・エリア・ネットワーク・インターフェースであってもよい。セカンダリー・バス・ブリッジは,追加的なディバイスを他のバスを介して処理システムにインターフェースするものとして用いてもよい。例えば,セカンダリー・バス・ブリッジは,ユニバーサル・シリアル・バス(USB)ディバイス517の処理システム500への結合に用いるUSBコントローラであってもよい。マルチメディア・プロセッサ518は,サウンド・カード,ビデオ・キャプチャ・カード,またはその他いかなる種類のメディア・インターフェースであってもよく,それらはまたスピーカ519等1つの追加的なディバイスに結合されていてもよい。レガシー・ディバイス・インターフェース520は,例えば旧式のキーボードやマウス等のレガシー・ディバイス521を処理システム500に結合させるのに用いられる。
【0029】
図4に示す処理システム500は,この発明が適用される処理システムの一例に過ぎない。図4は,特にパーソナル・コンピュータやワークステーション等の汎用コンピュータに適した処理アーキテクチャを示すものであるが,周知の変形を加えることにより,処理システム500を様々なアプリケーションでの利用により適した構成とすることができることを認識すべきである。例えば,処理を要する多くの電子ディバイスは,メモリ・コンポーネント508に結合されたCPU501に依拠する,より簡易なアーキテクチャを用いて実現することができる。これらの電子ディバイスとしては,オーディオ/ビデオ・プロセッサおよびレコーダ,ゲーム・コンソール,ディジタル・テレビジョン・セット,有線または無線電話,ナビゲーション装置(グローバル測位システム(GPS)および/またはイナーシャル・ナビゲーションに基づくシステムを含む),ならびにディジタル・カメラおよび/またはレコーダ等が挙げられるが,これらに限られるものではない。変形の例としては,不要なコンポーネントの削除,特殊なディバイスや回路の追加および/または複数のディバイスの集積等が挙げられる。
【0030】
この発明の実施形態を上述の実例により説明してきたが,これらはこの発明の一例であって限定的に捉えられるべきものではないことを理解すべきである。この発明はPCRAMに関連して説明されているが,これには限定されず,例えば磁気抵抗性ランダム・アクセス・メモリ(MRAM)PCRAMや信号を異なるレベルでセンスする他の回路に適用することができる。追加,削除,置換およびその他の変形は,この発明の精神および範囲を逸脱することなく実施可能である。したがって,この発明は,上述の説明によって限定的に捉えられるべきものではなく,添付の請求の範囲のみによって限定される。
【図面の簡単な説明】
【0031】
【図1】プログラマブル・コンダクタ・ランダム・アクセス・メモリ(PCRAM)ディバイスの一部分を示す。
【図2A】図1に示すPCRAMディバイスの交流センシング回路およびその他のコンポーネントを簡略化したブロック図の形式で示す。
【図2B】図2Aのコンポーネントをより詳細に示す概略回路図である。
【図3】図2Bにおけるクロック/制御回路が与える信号のタイミング図である。
【図4】この発明の例示的実施形態に係るメモリ・ディバイスを内蔵したディジタル処理システムを示す。
Claims (17)
- メモリ・セルの論理状態をセンシングする装置であって,
前記メモリ・セルをセンスする時の制御を行う制御信号を前記メモリ・セルに供給する制御回路と,
前記制御回路が供給するセルプレート・カウント信号およびビット・カウント信号を受け入れ,さらに前記メモリ・セルからのセルプレート・ライン信号およびビット・ライン信号を受け入れるとともに,各センシング動作において,一方が電源電圧であり,他方が,前記メモリ・セルを通り,各センシング動作に合わせて極性が入れ替わる信号の電圧である第1出力信号および第2出力信号を生成するスイッチング回路と,
前記第1および第2出力信号を受け入れるとともに,前記メモリ・セルの論理状態に対応する信号を出力する比較回路と,
を備える装置。 - 前記制御回路が,
前記セルプレート・カウント信号を生成するセルプレート・カウンタと,
前記ビット・カウント信号を生成するディジット・カウンタと,
前記制御信号を生成する排他的論理和(XOR)ゲートとを備える,
請求項1に記載の装置。 - 前記制御回路が,
前記セルプレート・カウントを受け入れてセルプレート・カウント反転信号を生成するとともに,該セルプレート・カウント反転信号を前記スイッチング回路に印加する第1のインバータと,
前記ビット・カウント信号を受け入れてビット・カウント反転信号を生成するとともに,該ビット・カウント反転信号を前記スイッチング回路に印加する第2のインバータとを備える,
請求項2に記載の装置。 - 前記比較回路が,
前記セルプレート・カウント反転信号を受け入れて反転信号を生成する第3のインバータと,
前記反転信号,前記セルプレート・カウント反転信号,前記第1出力信号および前記第2出力信号を受け入れて第3出力信号を生成する第1のマルチプレクサと,
前記反転信号,前記セルプレート・カウント反転信号,前記第1出力信号および前記第2出力信号を受け入れて第4出力信号を生成する第2のマルチプレクサと,
前記第1出力信号および前記第2出力信号のうち前記メモリ・セルの論理状態に対応する一方を選択するスイッチト・キャパシタ・センシング増幅器とをさらに備える,
請求項3に記載の装置。 - 前記比較回路が,前記第1出力信号および前記第2出力信号のうちの一方を受け入れ,この受け入れた一方の信号と,スイッチト・キャパシタ・センシング増幅器の出力が前記メモリ・セルの論理状態に対応するように設定された閾値とを比較するスイッチト・キャパシタ・センシング増幅器を備える請求項1に記載の装置。
- 前記スイッチング回路が,
前記セルプレート・カウントを受け入れてセルプレート・カウント反転信号を生成するとともに,該セルプレート・カウント反転信号を該スイッチング回路に印加する第1のインバータと,
前記ビット・カウント信号を受け入れてビット・カウント反転信号を生成するとともに,該ビット・カウント反転信号を該スイッチング回路に印加する第2のインバータと,
前記セルプレート・カウント反転信号を受け入れて反転信号を生成する第3のインバータと,
前記反転信号,前記セルプレート・カウント反転信号,前記第1出力信号および前記第2出力信号を受け入れて第3出力信号を生成する第1のマルチプレクサと,
前記反転信号,前記セルプレート・カウント反転信号,前記第1出力信号および前記第2出力信号を受け入れて第4出力信号を生成する第2のマルチプレクサとを備える,
請求項1に記載の装置。 - 少なくとも2つの抵抗状態を有するメモリ素子と,
第1センシング・ラインおよび第2センシング・ラインのそれぞれに対する第1コネクションおよび第2コネクションであって,前記メモリ素子が該第1コネクションおよび第2コネクションの間に直列に接続されており,第1センシング・ラインから第2センシング・ラインに向かう方向および第2センシング・ラインから第1センシング・ラインに向かう方向のそれぞれにセンシング電流を直流電源から交互に流すことが可能なように構成された第1コネクションおよび第2コネクションと,
を備える抵抗性メモリ・セル。 - 前記メモリ素子がプログラマブル・コンダクタ・ランダム・アクセス・メモリ(PCRAM)素子である請求項7に記載の抵抗性メモリ・セル。
- 前記メモリ素子と直列に接続され,前記メモリ素子のセンシングを制御するスイッチング素子をさらに備える請求項7に記載の抵抗性メモリ・セル。
- 少なくとも2つのメモリ抵抗状態を有するメモリ素子が間に接続された第1および第2センシング・ラインと,
前記第1センシング・ラインおよび前記第2センシング・ラインを交互に直流電源に接続することにより,前記第1センシング・ラインから前記第2センシング・ラインに向かう方向および前記第2センシング・ラインから前記第1センシング・ラインに向かう方向に,前記メモリ素子を通してセンシング電流を交互に与えるスイッチング回路と,
前記センシング電流を受け入れ,それに応じて前記メモリ素子の抵抗状態を示す出力信号を提供する出力回路と,
を備える抵抗性メモリ・セルのセンシング回路。 - メモリ・セルのアレイと,
前記メモリ・セルのアレイ全体で共通のセルプレート・ラインと,
前記メモリ・セルのうち1つの論理状態をセンシングする装置とを備え,
前記装置が,
少なくとも2つのメモリ抵抗状態を有するメモリ素子が間に接続された第1および第2センシング・ラインと,
前記第1センシング・ラインおよび前記第2センシング・ラインを交互に直流電源に接続することにより,前記第1センシング・ラインから前記第2センシング・ラインに向かう方向および前記第2センシング・ラインから前記第1センシング・ラインに向かう方向に,前記メモリ素子を通してセンシング電流を交互に与えるスイッチング回路と,
前記センシング電流を受け入れ,それに応じて前記メモリ素子の抵抗状態を示す出力信号を提供する出力回路と,
を備えるメモリ・ディバイス。 - プロセッサと,
バスを介して前記プロセッサに結合されたメモリ・ディバイスとを備え,
前記メモリ・ディバイスが,
メモリ・セルのアレイと,
前記メモリ・セルのアレイ全体で共通のセルプレート・ラインと,
前記メモリ・セルのうち1つの論理状態をセンシングする装置とを備え,
前記装置が,
少なくとも2つのメモリ抵抗状態を有するメモリ素子が間に接続された第1および第2センシング・ラインと,
前記第1センシング・ラインおよび前記第2センシング・ラインを交互に直流電源に接続することにより,前記第1センシング・ラインから前記第2センシング・ラインに向かう方向および前記第2センシング・ラインから前記第1センシング・ラインに向かう方向に,前記メモリ素子を通してセンシング電流を交互に与えるスイッチング回路と,
前記センシング電流を受け入れ,それに応じて前記メモリ素子の抵抗状態を示す出力信号を提供する出力回路とを備える,
処理システム。 - メモリ・ディバイスを備え,
前記メモリ・ディバイスが,
メモリ・セルのアレイと,
前記メモリ・セルのアレイ全体で共通のセルプレート・ラインと,
前記メモリ・セルのうち1つの論理状態をセンシングする装置とを備え,
前記装置が,
少なくとも2つのメモリ抵抗状態を有するメモリ素子が間に接続された第1および第2センシング・ラインと,
前記第1センシング・ラインおよび前記第2センシング・ラインを交互に直流電源に接続することにより,前記第1センシング・ラインから前記第2センシング・ラインに向かう方向および前記第2センシング・ラインから前記第1センシング・ラインに向かう方向に,前記メモリ素子を通してセンシング電流を交互に与えるスイッチング回路と,
前記センシング電流を受け入れ,それに応じて前記メモリ素子の抵抗状態を示す出力信号を提供する出力回路とを備える,
集積回路。 - メモリ・セルの論理状態をセンシングする方法であって,
クロック・ソースからクロック信号を受け入れ,
セルプレート・カウント信号を生成し,
セルプレート・カウント反転信号を生成し,
各センシング動作において,前記メモリ・セルのセルプレート・ラインから前記メモリ・セルのビット・ラインへ,および前記ビット・ラインから前記セルプレート・ラインへ,交互に,センシング電流を前記メモリ・セルを通して供給し,そして
前記セルプレート・カウント信号,前記セルプレート・カウント反転信号,前記メモリ・セルのセルプレート・ラインに基づく第1信号,および前記メモリ・セルのビット・ラインに基づく第2信号を比較回路に印加して,前記メモリ・セルの論理状態に対応する信号を生成する,
方法。 - ビット・カウント信号を生成し,そして
前記セルプレート・カウントおよびディジット・カウントに基づいて制御信号を生成し,該制御信号を前記メモリ・セルに印加してセンシング時の制御を行うことをさらに含む,
請求項14に記載の方法。 - ビット・カウント反転信号を生成し,
前記セルプレート・カウント反転信号を,前記メモリ・セルのセルプレート・ラインに結合された第1トランジスタのゲートに印加し,
前記ビット・カウント反転信号を,前記メモリ・セルのビット・ラインに結合された第2トランジスタのゲートに印加し,
前記第1信号を生成し,そして
前記第2信号を生成することをさらに含む,
請求項15に記載の方法。 - プロセッサと,
バスを介して前記プロセッサに結合されたメモリ・ディバイスとを備え,
前記メモリ・ディバイスが,
メモリ・セルのアレイと,
前記メモリ・セルのアレイ全体で共通のセルプレート・ラインと,
メモリ・セルの1つの論理状態をセンシングする装置とを備え,
前記装置が,
前記メモリ・セルのセンス時の制御を行う制御信号を与える制御回路と,
前記制御回路が与えるセルプレート・カウント信号およびビット・カウント信号を受け入れ,さらに前記メモリ・セルからのセルプレート・ライン信号およびビット・ライン信号を受け入れるとともに,第1出力信号および第2出力信号を生成するスイッチング回路と,ここで,各センシング動作において,前記第1出力信号および前記第2出力信号の一方が電源電圧であり,他方が,前記メモリ・セルを通り各センシング動作に合わせて極性が入れ替わる信号の電圧である,
前記第1および第2出力信号を受け入れるとともに,前記メモリ・セルの論理状態に対応する信号を出力する比較回路とを備える,
処理システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/681,161 US7123530B2 (en) | 2003-10-09 | 2003-10-09 | AC sensing for a resistive memory |
PCT/US2004/032884 WO2005036557A2 (en) | 2003-10-09 | 2004-10-06 | Ac sensing for a resistive memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007508650A JP2007508650A (ja) | 2007-04-05 |
JP4620676B2 true JP4620676B2 (ja) | 2011-01-26 |
Family
ID=34422239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006534276A Expired - Fee Related JP4620676B2 (ja) | 2003-10-09 | 2004-10-06 | 抵抗性メモリの交流センシング |
Country Status (8)
Country | Link |
---|---|
US (2) | US7123530B2 (ja) |
EP (2) | EP1673780B1 (ja) |
JP (1) | JP4620676B2 (ja) |
KR (2) | KR100815368B1 (ja) |
CN (2) | CN102394095B (ja) |
AT (2) | ATE513294T1 (ja) |
TW (1) | TWI252493B (ja) |
WO (1) | WO2005036557A2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7123530B2 (en) * | 2003-10-09 | 2006-10-17 | Micron Technology, Inc. | AC sensing for a resistive memory |
JP2007080311A (ja) * | 2005-09-12 | 2007-03-29 | Sony Corp | 記憶装置及び半導体装置 |
US7271011B2 (en) * | 2005-10-28 | 2007-09-18 | Freescale Semiconductor, Inc. | Methods of implementing magnetic tunnel junction current sensors |
US7397689B2 (en) * | 2006-08-09 | 2008-07-08 | Micron Technology, Inc. | Resistive memory device |
US20080310210A1 (en) * | 2007-06-13 | 2008-12-18 | Dietmar Gogl | Semiconductor memory device and method of operation |
US7881100B2 (en) * | 2008-04-08 | 2011-02-01 | Micron Technology, Inc. | State machine sensing of memory cells |
US7835173B2 (en) * | 2008-10-31 | 2010-11-16 | Micron Technology, Inc. | Resistive memory |
US7929338B2 (en) * | 2009-02-24 | 2011-04-19 | International Business Machines Corporation | Memory reading method for resistance drift mitigation |
US8208291B2 (en) * | 2010-01-14 | 2012-06-26 | Qualcomm Incorporated | System and method to control a direction of a current applied to a magnetic tunnel junction |
US8817530B2 (en) | 2011-11-17 | 2014-08-26 | Everspin Technologies, Inc. | Data-masked analog and digital read for resistive memories |
TWI539457B (zh) * | 2014-11-26 | 2016-06-21 | 華邦電子股份有限公司 | 電阻式隨機存取記憶體以及其製作方法 |
CN105788631B (zh) * | 2014-12-15 | 2019-01-04 | 华邦电子股份有限公司 | 电阻式随机存取存储器以及其制作方法 |
KR102431206B1 (ko) * | 2015-12-23 | 2022-08-11 | 에스케이하이닉스 주식회사 | 전자 장치 |
US9799381B1 (en) * | 2016-09-28 | 2017-10-24 | Intel Corporation | Double-polarity memory read |
JP2019057582A (ja) * | 2017-09-20 | 2019-04-11 | 東芝メモリ株式会社 | メモリデバイス及び可変抵抗素子 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3001657B2 (ja) * | 1991-03-01 | 2000-01-24 | 富士通株式会社 | 半導体記憶装置 |
JP3151123B2 (ja) * | 1995-04-24 | 2001-04-03 | シャープ株式会社 | 不揮発性半導体記憶装置 |
TW324101B (en) * | 1995-12-21 | 1998-01-01 | Hitachi Ltd | Semiconductor integrated circuit and its working method |
KR100232895B1 (ko) * | 1996-12-31 | 1999-12-01 | 김영환 | 센스앰프 인에이블 신호 발생 장치 |
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DE19950581A1 (de) * | 1999-10-20 | 2001-04-26 | Infineon Technologies Ag | Anordnung zur Selbstreferenzierung von ferroelektrischen Speicherzellen |
JP3985432B2 (ja) * | 2000-06-19 | 2007-10-03 | 日本電気株式会社 | 磁気ランダムアクセスメモリ |
KR100355235B1 (ko) * | 2000-07-18 | 2002-10-11 | 삼성전자 주식회사 | 전류센스앰프의 센싱 이득을 조절 할 수 있는 반도체메모리 장치 |
DE10149737A1 (de) * | 2001-10-09 | 2003-04-24 | Infineon Technologies Ag | Halbleiterspeicher mit sich kreuzenden Wort- und Bitleitungen, an denen magnetoresistive Speicherzellen angeordnet sind |
US6791859B2 (en) * | 2001-11-20 | 2004-09-14 | Micron Technology, Inc. | Complementary bit PCRAM sense amplifier and method of operation |
US6804145B2 (en) * | 2002-11-01 | 2004-10-12 | Hewlett-Packard Development Company, L.P. | Memory cell sensing system and method |
CN1444296A (zh) * | 2003-04-15 | 2003-09-24 | 山东大学 | 一种巨磁阻抗效应复合丝及其制备方法 |
US6795359B1 (en) * | 2003-06-10 | 2004-09-21 | Micron Technology, Inc. | Methods and apparatus for measuring current as in sensing a memory cell |
US7123530B2 (en) * | 2003-10-09 | 2006-10-17 | Micron Technology, Inc. | AC sensing for a resistive memory |
-
2003
- 2003-10-09 US US10/681,161 patent/US7123530B2/en not_active Expired - Lifetime
-
2004
- 2004-10-06 CN CN201110340453.5A patent/CN102394095B/zh active Active
- 2004-10-06 KR KR1020067008879A patent/KR100815368B1/ko active IP Right Grant
- 2004-10-06 AT AT04794289T patent/ATE513294T1/de not_active IP Right Cessation
- 2004-10-06 KR KR1020077014783A patent/KR100890374B1/ko active IP Right Grant
- 2004-10-06 WO PCT/US2004/032884 patent/WO2005036557A2/en active Application Filing
- 2004-10-06 EP EP04794289A patent/EP1673780B1/en not_active Not-in-force
- 2004-10-06 EP EP08019815A patent/EP2026353B1/en not_active Not-in-force
- 2004-10-06 AT AT08019815T patent/ATE513295T1/de not_active IP Right Cessation
- 2004-10-06 JP JP2006534276A patent/JP4620676B2/ja not_active Expired - Fee Related
- 2004-10-06 CN CN2004800358887A patent/CN1890752B/zh active Active
- 2004-10-08 TW TW093130590A patent/TWI252493B/zh not_active IP Right Cessation
-
2006
- 2006-07-07 US US11/481,957 patent/US7263017B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP1673780A2 (en) | 2006-06-28 |
ATE513295T1 (de) | 2011-07-15 |
TWI252493B (en) | 2006-04-01 |
KR100815368B1 (ko) | 2008-03-19 |
US20050078505A1 (en) | 2005-04-14 |
CN1890752A (zh) | 2007-01-03 |
EP2026353A2 (en) | 2009-02-18 |
KR20070086759A (ko) | 2007-08-27 |
EP2026353B1 (en) | 2011-06-15 |
JP2007508650A (ja) | 2007-04-05 |
EP2026353A3 (en) | 2009-06-03 |
WO2005036557A3 (en) | 2005-08-04 |
TW200529243A (en) | 2005-09-01 |
CN102394095A (zh) | 2012-03-28 |
WO2005036557A2 (en) | 2005-04-21 |
KR100890374B1 (ko) | 2009-03-25 |
US20060250872A1 (en) | 2006-11-09 |
EP1673780B1 (en) | 2011-06-15 |
CN102394095B (zh) | 2015-08-12 |
CN1890752B (zh) | 2012-04-25 |
US7263017B2 (en) | 2007-08-28 |
KR20060086395A (ko) | 2006-07-31 |
US7123530B2 (en) | 2006-10-17 |
ATE513294T1 (de) | 2011-07-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090806 |
|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
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|
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|
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|
TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131105 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |