KR100890374B1 - 저항성 메모리를 위한 ａｃ 센싱 - Google Patents

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Abstract

저항성 메모리 엘리먼트를 갖는 메모리 셀의 논리 상태를 센싱하는데 교류 전류(alternating current: AC)를 사용한다. 상기 메모리 엘리먼트는 어레이 상태로 될 수 있고, 메모리 소자는 상기 어레이와, 상기 어레이의 각 메모리 셀을 리딩하거나 센싱하기 위한 주변회로를 포함할 수 있다. 상기 주변회로는 행(row)의 메모리 셀들을 센싱할 때를 제어하는 콘트롤신호를 제공하는 클럭/콘트롤 회로, 상기 클럭/콘트롤 회로에 의해 제공되는 셀플레이트 카운트 신호 및 비트 카운트 신호, 상기 메모리 셀로부터의 셀플레이트 라인 신호 및 비트 라인 신호를 입력하는 스위칭 회로로서 상기 스위칭 회로는 제1 출력 신호와 제2 출력 신호를 생성하고, 상기 제1 출력 신호와 제2 출력 신호 중 하나는 공급전압이고, 상기 제1 출력 신호와 제2 출력 신호 중 다른 하나는 각 센싱 동작에 따라 극성을 교호하는 스위칭 회로 및 상기 제1 출력 신호와 제2 출력 신호를 입력하여 상기 메모리 셀의 논리 상태에 해당하는 신호를 출력하는 비교 회로를 포함할 수 있다.
Figure R1020077014783
저항성 메모리 엘리먼트, 교류 전류(AC), 센싱, 리딩, 메모리 셀, 셀플레이트 라인, 비트 라인, 행 라인, 클럭/콘트롤 회로, 스위칭 회로, 비교 회로

Description

저항성 메모리를 위한 ＡＣ 센싱{AC SENSING FOR RESISTIVE MEMORY}
첨부한 도면들에 관련하여 제공하는 이하의 설명으로부터 본 발명의 상기 특징들 및 이점들과, 다른 특징들 및 이점들을 더욱 명확하게 이해할 것이다.
도 1은 프로그래머블 콘택트 랜덤 액세스 메모리(PCRAM) 소자의 일부분을 나타낸다.
도 2a는 도 1의 피씨램(PCRAM) 소자의 AC 센싱 회로 및 다른 컴포넌트들을 단순화된 블록도 형태로 나타낸다.
도 2b는 도 2a의 컴포넌트들을 상세하게 나타낸 개략적 회로도이다.
도 3은 도 2b의 클럭/제어 회로에 의해 제공되는 신호들의 타이밍도이다.
도 4는 본 발명의 바람직한 실시예에 따른 메모리 소자를 포함하는 디지털 프로세싱 시스템을 나타낸다.
본 발명은 저항성 메모리 소자들(resistive memory devices)에 관한 것으로, 더욱 상세하게는 저항성 메모리 소자용 리드(read)/센스(sense) 회로에 관한 것이다.
집적회로 설계자들은 이상적인 반도체 메모리 즉 랜덤하게(randomly) 액세스할 수 있고, 매우 빠르게 라이트(write) 및 리드(read)할 수 있고, 비휘발성(non-volatile) 이나, 무한하게 변경할 수 있고, 저전력을 소비하는 소자를 항상 추구하였다. 프로그래머블 콘택트 랜덤 액세스 메모리(PCRAM)를 포함한 저항성 메모리 기술을, 점차 이러한 모든 이점들을 제공하는 것으로 간주되고 있다.
디지털 메모리는 컴퓨터, 컴퓨터 시스템 컴포넌트(component) 및 컴퓨터 프로세싱 시스템에 폭넓게 사용된다. 저항성 메모리들은 디지털 정보를, 메모리 엘리먼트(element) 또는 셀(cell)의 저항을 기반으로 하여 "0" 또는 "1"로서 비트(bit) 또는 이진수(binary digits) 형태로 저장한다. 저항성 메모리 소자는, 저항성 엘리먼트 또는 셀이 행 라인(row line)(워드 라인(word line))과 열 라인(column line)(디지트 라인(digit line) 또는 비트 라인(bit line))의 교차점에 배치되는 어레이들로 구성된다. 메모리 셀의 상태(state)를 리드하거나 센스하기 위해서는, 소망하는 메모리 엘리먼트에서 교차하는 열 라인과 행 라인을 선택함으로써 소망하는 메모리 셀을 먼저 선택하는 것이 필요하다. 일단 소망하는 메모리 엘리먼트를 격리하면, 그 다음에, 셀에 리드(read) 전압을 인가함으로써 선택된 메모리 셀을 리드하여 메모리 셀의 저항을 검출하고, 이로써 메모리 셀의 논리 상태(logic state)를 결정한다.
이진 논리 상태(binary logic state) 센싱의 경우, 메모리 셀의 저항이 논리 1 또는 논리 0 저항값들 사이에 있는 임계값(threshold value) 이상 또는 이하인지 여부에 있어서 메모리 셀 저항의 절대값을 식별할 필요가 없다. 그럼에도 불구하고, 피씨램(PCRAM) 소자의 기술이 여러 가지 제약들을 가지기 때문에 피씨램(PCRAM) 메모리 엘리먼트의 논리 상태를 센싱하는 것은 어렵다.
본 발명은 교류 전류(alternating current; AC)를 사용하여 저항성 메모리 엘리먼트의 상태를 리드하는 실시예들을 제공한다. 저항성 메모리 엘리먼트의 상태를 AC로 리딩하는 것은 메모리 엘리먼트를 오버 프로그래밍(over-programming) 하거나 소거(erasing) 하는 것을 방지한다.
프로그래밍(라이팅 또는 소거) 전압 또는 전류에 따른 물질들의 저항 변화를 기반으로 하는 메모리 비트들은 비휘발성 메모리들에 대한 큰 유망성을 보유하고 있다. 상기 저항성 메모리 비트들의 일부(m개 비트들)는, 소량의 전류를 반복적으로 공급하여 소자를 센스/리드하기 때문에, 반복적으로 리드하면 실행가능성(viability)의 변화들을 나타낸다. 메모리 비트가 실행가능성을 잃어버림에 따라, 메모리 비트는 아주 용이하게 프로그램되거나 소거되지 못하고, 하나의 논리 상태를 유지할 수도 있다.
저항성 메모리 비트들은 저항체로서 모델링(modeling)할 수 있다. 종래의 직 류(direct current: DC) 리딩/센싱 회로에서는, 메모리 비트에 전류를 인가하여 전압을 측정하거나, 메모리 비트에 전압을 인가하여 전류를 측정한다.
도 1은 열 라인들(비트 라인들/디지트 라인들)(20a~20d)과 행 라인들(워드 라인들)(15a~15d)의 교차점에 배열된 저항성 메모리 셀들(메모리 비트들)의 어레이(9)를 포함하는 피씨램(PCRAM) 소자의 일부분을 나타낸다. 또한, 어레이(9)는 비트 라인들(20a),(20b),(20c),(20d)과 각각 쌍을 이루는 셀플레이트(cellplate) 라인들 (22a),(22b),(22c),(22d)을 포함한다.
2개의 예시적인 메모리 셀들(10a),(10b)이 도시되어 있다. 메모리 셀(10a)은 행 라인(15b)과 비트 라인(20b) 및 셀플레이트 라인(22b)에 의해 어드레스된다. 메모리 셀(10b)은 행 라인(15c)과 비트 라인(20b)에 의해 어드레스된다. 메모리 셀들(10a),(10b) 각각은 비트 라인(20b)과 셀플레이트 라인(22b) 사이에 직렬 연결된 액세스 트랜지스터(25) 및 프로그래머블 저항 엘리먼트(30)를 포함한다. 비트 라인(20b)과 셀플레이트 라인(22b)은 어레이(9)의 동일한 열(column)의 모든 셀들에 동일하게 연결된다. 이하의 설명에서는, 본 발명의 예시적인 실시예들을 예시적인 메모리 셀(10a)을 참조하여 설명한다.
본 발명의 예시적인 실시예에 따라, 비트 라인들(20a),(20b),(20c),(20d)은 각각 해당하는 AC 센싱 회로(35)에 연결되고, 도 2a 및 도 2b에 도시된 바와 같이 구현하거나 다른 적절한 컴포넌트들로 구현할 수도 있다. 소망에 따라, 단일 집적회로에 어레이(9)와 주변 회로를 모두 집적할 수가 있다.
도 2a는 메모리 소자(8)의 다른 콤포넌트들과 함께, 단순화된 블록도 형태의 AC 센싱 회로(35)의 예시적인 실시예를 나타낸다. AC 센싱 회로(35)는 스위칭 회로(110)와 비교 회로(115)를 포함한다. 메모리 소자(8)는 또한 워드 라인(15b)을 통하여 메모리 엘리먼트(10a)에 접속되고, 스위칭 회로(110)에도 결합된 클럭/콘트롤 회로(105)를 포함한다. 메모리 셀(10a)은 또한 비트 라인(20b)과 셀플레이트 라인(22b)을 통하여 스위칭 회로(110)에 접속된다.
클럭/콘트롤 회로(105)는 소스 클럭 신호(120)를 수신하여 스위칭 회로(110)에 셀플레이트 카운트 신호(135)와 비트 카운트 신호(130)를 제공한다. 클럭/콘트롤 회로(105)는 또한 워드 라인(15b) 상에 신호를 제공한다.
워드 라인(15b) 상의 신호는 메모리 셀(10a) 및 동일한 행(row)의 다른 셀들에 의해 수신된다. 각 행의 워드 라인 상의 신호는, 행의 모든 셀들에 대해 센싱동작을 수행하는 때를 제어하는 콘트롤 신호로서 작용한다. 행의 워드 라인 상의 하이(high) 펄스는 각 셀의 트랜지스터(25)를 턴온(turn on) 시켜 저항 엘리먼트(30)를 통과하는 도전성 경로를 제공한다.
신호들(130),(135)에 따라, 스위칭회로(110)는 2개의 신호 라인들(122)을 통하여 비교회로(115)에 2개의 신호들을 제공한다. 라인들(125) 상에서, 신호들을 비교하는 어떠한 시점에서든지, 하나의 신호 라인(122)은 공급전압(Vcc)이고 다른 신호 라인은 저항 엘리먼트(30)에 의존하는 전압이다. 저항 엘리먼트(30)를 통과하는 신호는 리드(read) 동작 동안에 극성을 교호한다.
도 2b는 도 2a에 도시된 콤포넌트들의 더욱 상세한 예시적인 실시예들을 나타낸다. 도시된 스위칭 회로(110)는 신호들(135),(130)에 의해 각각 제어되는 피모 스(PMOS) 트랜지스터(45),(50)를 포함한다. 셀플레이트 라인(22b)과 비트 라인(20b)은 각각 해당하는 트랜지스터(45),(50)를 통하여 공급전압(Vcc)에 접속된다.
클럭/콘트롤 회로(105)는 셀플레이트 카운터(60), 비트 카운터(65), 배타적 논리합(exclusive-or; XOR) 게이트(80) 및 2개의 인버터들(70),(75)을 포함한다. 소스 클럭 신호는 셀플레이트 카운터(60)와 비트 라인 카운터(65)에 공급된다. 셀플레이트 카운터(60)는 인버터(70)와 XOR 게이트(80)에 그 출력을 제공한다. 비트 라인 카운터(65)는 마찬가지로, 인버터(75)와 XOR 게이트(80)에 그 출력을 제공한다. 다음으로, XOR 게이트(80)는 트랜지스터(25)를 턴온할 때를 제어하기 위해 워드 라인(15b) 상의 신호를 변조한다. 인버터들(70),(75)은 신호들(135),(130)을 각각 제공한다.
비교 회로(115)는 인버터(85), 씨모스(CMOS) 멀리플렉서들(90),(95) 및 스위치 커패시터형 센싱 증폭기(switched capacitor sensing amplifier)(100)를 포함한다. 인버터(70)로부터의 신호(135)는 트랜지스터(45)의 게이트와 인버터(85)에 인가된다. 인버터(70)로부터의 신호(135)는 또한, 인버터(85)의 출력이 인가되는 것과 같이, 각 씨모스(CMOS) 멀티플렉서(90),(95)에 콘트롤 신호로서 인가된다. 인버터(75)의 출력은 트랜지스터(50)의 게이트에 인가된다. 로우(low) 상태가 되는 신호(135)에 의해 턴온될 때 트랜지스터(45)는 셀플레이트 라인(22b)을 Vcc로 끌어당기고, 로우 상태가 되는 신호(130)에 의해 턴온될 때 트랜지스터(50)는 비트 라인(20b)을 Vcc로 끌어당긴다.
라인들(122)은 양쪽의 씨모스(CMOS) 멀티플렉서들(90),(95)에 비트 라인(20b)과 셀플레이트 라인(22b)을 연결한다. 씨모스(CMOS) 멀티플렉서들(90),(95)은 통상적인 4개의 트랜지스터 멀티플렉서들이 될 수 있고, 각 멀티플렉서는 5개 단자들(2개의 입력단자들, 2개의 콘트롤단자들 및 1개의 출력단자)을 갖는다. 씨모스(CMOS) 멀티플렉서들(90),(95)은 각각 라인들(122)로부터 1개의 입력을, 신호(135)에 기반한 출력과 인버터(75)의 출력으로서 선택할 것이다. 신호(135)가 로우일 때, 씨모스(CMOS) 멀티플렉서(MUX)(95)는 비트 라인(20b)으로부터의 신호를 제공하는 한편 멀티플렉서(MUX)(90)는 트랜지스터(45)로부터 Vcc를 제공한다. 신호(135)가 하이(high) 일 때 멀티플렉서(MUX)(90)는 트랜지스터(50)로부터 Vcc를 제공하고 멀티플렉서(MUX)(95)는 셀플레이트(22b)로부터의 신호를 제공한다. 따라서, 멀티플렉서(MUX)(95)가 항상 메모리 셀(10a)로부터의 센싱 신호를 제공하는 한편 멀티플렉서(MUX)(90)는 항상 Vcc를 기준전압(reference voltage)으로서 제공한다.
씨모스(CMOS) 멀티플렉서들(90),(95)의 출력들은 스위치 커패시터형 센싱 증폭기(100)에 인가된다. 스위치 커패시터형 센싱 증폭기(100)는 그 단자들에서 소량의 양 또는 음 전류를 감지하고 그 전류를 임계치와 비교하는 전류 입력형 증폭기이다. 임계치는 스위치 커패시터형 센싱 증폭기(100)의 출력이 메모리 셀(10a)과 같은, 비트 라인(20b)과 셀플레이트 라인(22b)에 연결된 특정 메모리 셀의 논리 상태에 해당하도록 설정된다. 열 라인 또는 비트 라인당 1개의 스위치 커패시터형 센싱 증폭기(100)가 존재하나, 워드 라인들의 제어 상태에서 단지 1개 행의 셀들만이 1번에 리드된다.
도 2a 및 도 2b는 1개의 셀만을 나타낸다. 메모리 소자는 행들 및 열들에 배열된 복수개의 메모리 엘리먼트들을 갖는다. 본 발명의 회로는 메모리 소자에 적합하도록 만들어져 있다. 메모리 소자에 사용하기에 적합하게 되었을 때, 1개의 콘트롤회로는 각 열에 대해 추가적인 선택 논리 및 액세스 소자들(미도시)과 함께 사용된다. 즉, XOR 게이트는 워드 라인 디코드 회로에 의해 인에이블되는 "인에이블형(enabled)" XOR 게이트이다. 다중 카운터들은 유익하게도, 각 열에 대해 1쌍의 카운터들 또는 단위 칩당 1쌍의 카운터들로, 행 방향으로, 스택(stack) 된다. 유사하게, 단위 열당 하나의 비교 회로가 유리하다. 스위칭 회로는 유익하게도 메모리 소자에 사용되는 추가적인 멀티플렉서를 갖는다.
도 3은 도 2b의 회로(105)로부터의 신호들에 대한 타이밍도이다. 트랜지스터(25)는 워드 라인(15b) 상의 신호가 하이(high)로 될 때, 온(on) 이다. 워드 라인(15b)이 하이가 되는 제1 경우에서, 셀플레이트 카운트 신호(135)가 하이이고, 비트 카운트 신호(130)가 로우이다. 워드 라인(15b)이 하이로 되는 다음 경우에서 셀플레이트 카운트 신호(135)가 로우이고 비트 카운트 신호(130)가 하이이다. 이로써 리드 사이클은 저항(30)을 통과하는 전류의 방향으로 교호한다. 하지만, 비교 회로(115)는 스위치 커패시터형 센싱 증폭기(100)가 출력 비트를 제공하기 전에 교류 전류를 효과적으로 정류한다. 비트 카운트 신호와 셀플레이트 카운트 신호 사이의 관계는 6:2 또는 3:1이고, 셀플레이트 카운트 신호(135)의 각 쌍의 천이들(상승 및 하강 에지)에 대해 비트 카운트 신호(130)의 4개 클럭 천이들(상승 및 하강 에 지들)이 존재한다. 즉, 셀플레이트 카운트 신호(135)는 6분할된 (입력) 클럭 신호이고 비트 카운트 신호(130)는 2분할된 클럭 신호이다.
XOR 게이트(80)(도 2b)는 셀플레이트 카운트 신호(135)가 하이이고 비트 카운트 신호(130)가 로우일 때, 또는 셀플레이트 카운트 신호(135)가 로우이고 비트 카운트 신호(130)가 하이일 때, 워드 라인(15b) 상의 신호가 하이임을 보장해준다. 신호(135)가 로우이고 워드 라인(15b)이 하이일 때, 전류는 트랜지스터(45)에서부터 저항성 엘리먼트(30)와 씨모스(CMOS) 멀티플렉서(95)를 통하여 스위치 커패시터형 센싱 증폭기(100)로 흐른다. 신호(130)가 로우이고 워드 라인(15b)이 하이일 때, 전류는 트랜지스터(50)에서부터 저항성 엘리먼트(30)와 씨모스(CMOS) 멀티플렉서(90)를 통하여 스위치 커패시터형 센싱 증폭기(100)로 흐른다.
저항성 메모리 셀들을 위한 AC 센싱을 채용하는 이점들 중 하나는 메모리 소자의 메모리 셀들의 실행가능성을 연장하는 것이다. AC로써 메모리 엘리먼트/셀의 상태를 리딩(reading)하는 것은 상기 메모리 엘리먼트를 오버-프로그래밍하거나 부분적으로 소거하는 것을 방지해준다.
본 발명을, 피모스(PMOS) 트랜지스터들을 사용하여 설명하였으나, 또한 엔모스(NMOS) 트랜지스터들을 사용하여 구현할 수도 있다. 콘트롤 신호들을, 셀플레이트 라인과 비트 라인이 서로 특정한 관계를 갖는 클럭 신호들로서 기술한다. 이러한 콘트롤 신호들은, 여기에서, 메모리 셀들을 제어하고 스위칭 회로의 트랜지스터들을 게이트로 통제하는 것으로 기술한 바와 같이 작용하는 한, 임의의 다른 형태이거나 관계일 수도 있다. 필수 기능을 구현하는 한, 개별 콤포넌트들을 또 다른 회로에 이동시킨 채 본 발명의 콘트롤 회로, 스위칭 회로 및 비교 회로들을 구현할 수도 있다. 예를 들어, 콘트롤 회로의 인버터들을 스위칭 회로의 중요 부분일 수도 있다. 비교 회로의 인버터들과 멀티플렉서들을 또한 스위칭 회로의 중요 부분일 수도 있다.
도 4는 도 1 내지 도 3에 관련하여 전술한 본 발명의 센싱 회로(35)를 채용한 메모리 소자(8)를 활용하는 콤포넌트들(508)을 갖는 예시적인 디지털 프로세싱 시스템(500)을 나타낸다. 프로세싱 시스템(500)은 로컬 버스(local bus)(504)에 접속된 1개 이상의 프로세서들(501)을 포함한다. 메모리 콘트롤러(502)와 제1 버스 브릿지(primary bus bridge)(503)는 또한 로컬 버스(504)에 접속된다. 프로세싱 시스템(500)은 다중 메모리 콘트롤러(502) 및/또는 다중 제1 버스 브릿지(503)를 포함할 수도 있다. 메모리 콘트롤러(502)와 제1 버스 브릿지(503)를 단일 소자(506)로서 집적화할 수도 있다.
메모리 콘트롤러(502)는 또한 1개 이상의 메모리 버스들(507)에 접속된다. 각각의 메모리 버스는 센싱 회로(35)를 포함한 1개 이상의 메모리 소자(8)를 포함하는 메모리 콤포넌트들(508)을 수용한다. 각각의 메모리 콤포넌트들(508)은 메모리 카드 또는 메모리 모듈일 수도 있다. 메모리 모듈들의 예들은 단일 인라인 메모리 모듈들(single inline memory modules: SIMMs)과 듀얼 인라인 메모리 모듈들(dual inline memory modules: DIMMs)을 포함한다. 메모리 콤포넌트들(508)은 1개 이상의 추가적인 소자들을 포함할 수도 있다. 메모리 콘트롤러(502)는 또한 캐시 메모리(cache memory)(505)에 접속될 수도 있다. 캐시 메모리(505)는 프로세싱 시스템의 유일한 캐시 메모리뿐일 수도 있다. 다른 방법으로는, 다른 소자, 예를 들어 프로세서들(501)은 또한, 캐시 메모리(505)와 함께 캐시 계층(cache hierarchy)을 형성할 수도 있는 캐시 메모리들을 포함할 수도 있다. 프로세싱 시스템(500)이 버스 마스터들(bus masters)이거나 다이렉트 메모리 액세스(direct memory access: DMA)를 지원하는, 주변장치들(peripherals) 또는 콘트롤러들을 포함하면, 메모리 콘트롤러(502)는 캐시 일관성 프로토콜(cache coherency protocol)을 구현할 수도 있다. 메모리 콘트롤러(502)가 복수개의 메모리 버스들(507)에 접속되면, 각 메모리 버스(507)가 병렬로 동작할 수도 있거나, 상이한 메모리 버스들(507)에 상이한 어드레스 범위들을 매핑(map)할 수도 있다.
제1 버스 브릿지(503)는 1개 이상의 주변기기 버스(510)에 접속된다. 주변기기 또는 추가적인 버스 브릿지들과 같은 여러 가지 장치들이 주변기기 버스(510)에 접속될 수도 있다. 이들 장치들은 스토리지 콘트롤러(511), 여러 가지 입/출력(I/O) 장치(514), 제2 버스 브릿지(515), 멀티미디어 프로세서(518) 및 레거시 장치 인터페이스(legacy device interface)(520)를 포함할 수도 있다. 1개 이상의 전용 고속 포트들(522)에 제1 버스 브릿지(503)가 또한 접속될 수도 있다. 개인용 컴퓨터에서, 예를 들어, 전용 포트는 프로세싱 시스템(500)에 고성능 비디오 카드를 접속하는데 사용되는 가속 그래픽 포트(accelerated graphics port: AGP) 일 수도 있다.
스토리지 콘트롤러(511)는 스토리지 버스(512)를 통하여 주변기기 버스(510)에 1개 이상의 스토리지 장치들(513)을 접속한다. 예를 들면, 스토리지 콘트롤 러(511)는 SCSI 콘트롤러일 수도 있고, 스토리지 장치들(513)은 SCSI 디스크들(discs)일 수도 있다. 입출력(I/O) 장치(514)는 어떠한 종류의 주변기기이든지 좋다. 예를 들면, 입출력(I/O) 장치(514)는 이더넷 카드(Ethernet card)와 같은 로컬 영역 네트워크 인터페이스(local area network interface)일 수도 있다. 또 다른 버스를 통해 프로세싱 시스템에 추가적인 장치들을 인터페이스하는데에 제2 버스 브릿지(515)를 사용할 수도 있다. 예를 들면, 제2 버스 브릿지(515)는 프로세싱 시스템(500)에 유니버설 시리얼 버스(universal serial bus: USB) 장치들(517)을 접속하는데 사용되는 유니버설 시리얼 포트(USB) 콘트롤러일 수도 있다. 멀티미디어 프로세서(518)는 스피커(519)와 같은 임의의 추가적인 장치들에 또한 접속할 수도 있는, 사운드 카드(sound card), 비디오 캡처 카드(video capture card), 또는 임의의 다른 형태의 미디어 인터페이스(media interface) 일 수도 있다. 레거시 장치 인터페이스(legacy device interface)(520)는 프로세싱 시스템(500)에 레거시 장치들(521), 예를 들어, 구형(older styled) 키보드들과 마우스들을 접속하는데에 사용된다.
도 4에 도시된 프로세싱 시스템(500)은 단지 본 발명을 사용할 수도 있는 예시적인 프로세싱 시스템일 뿐이다. 도 4는 개인용 컴퓨터 또는 워크스테이션(workstation)과 같은 범용 컴퓨터에 특히 적합한 프로세싱 아키텍처(architecture)를 도시하고 있더라도, 공지된 변형들을 실시하여 프로세서 시스템(500)을 여러 가지 애플리케이션들(applications)에 사용하는데 더 적합하도록 구성할 수 있다. 예를 들면, 프로세싱을 필요로 하는 많은 전자 장치들을, 메모리 콤포넌트들(508)에 접속된 CPU(501)에 의존하는 더 단순한 아키텍처를 사용하여 구현할 수도 있다. 이러한 전자 장치들은 그에 한정되지는 않으나, 오디오/비디오 프로세서들 및 레코더들, 게이밍 콘솔들(gaming console), 디지털 텔레비전 수상기들, 유선 또는 무선 전화기들, 항법 장치들(navigation devices)(위치 측정 시스템(global positioning system(GPS) 및/또는 관성 항법을 기반으로 한 시스템을 포함) 및 디지털 카메라들 및/또는 레코더들을 포함할 수도 있다. 변형들은 예를 들어, 불필요한 콤포넌트들의 제거, 특수 소자들 또는 회로들의 추가, 및/또는 복수개 소자들의 집적화를 포함할 수도 있다.
저항성 메모리 셀들을 위한 AC 센싱을 채용하는 이점들 중 하나는 메모리 소자의 메모리 셀들의 실행가능성을 연장하는 것이다. AC로써 메모리 엘리먼트/셀의 상태를 리딩(reading)하는 것은 상기 메모리 엘리먼트를 오버-프로그래밍하거나 부분적으로 소거하는 것을 방지해준다.
본 발명의 실시예들을 앞의 예시들에서 상술하였더라도, 이들 실시예은 본 발명의 예시이고, 그에 한정하는 것으로 간주하지 아니하여야 한다. 본 발명을 피씨램(PCRAM)에 관하여 설명하였더라도, 이에 한정하지 아니하고, 예를 들어 상이한 레벨들에서 신호들을 센싱하는 자기저항성 랜덤 액세스 메모리(magnetic resistive random access memory: MRAM) 피시램(PCRAM) 및 다른 저항성 메모리 회로들에 응용 가능하다. 본 발명의 사상 또는 범위를 벗어남 없이 추가, 삭제, 치환, 및 다른 변 형을 할 수가 있다. 따라서, 본 발명은 상술한 설명에 의해 한정되는 것으로 간주하여서는 아니 되고 단지 첨부된 청구범위의 범위에 의해 한정된다.

Claims (11)

  1. 2개 이상의 저항성 상태들을 갖는 메모리 엘리먼트; 및
    제1 및 제2 센싱 라인들 각각에 대한 제1 연결부 및 제2 연결부로서, 상기 메모리 엘리먼트는 상기 제1 연결부와 상기 제2 연결부 사이에 직렬 연결되고, 상기 제1 센싱 라인에서 상기 제2 센싱 라인으로 그리고 상기 제2 센싱 라인에서 상기 제1 센싱 라인으로 교호하여 전류 센싱을 행할 수 있는 제1 및 제2 센싱 라인들 각각에 대한 제1 연결부 및 제2 연결부를 포함하는 것을 특징으로 하는 저항성 메모리 셀.
  2. 제1항에 있어서,
    상기 메모리 엘리먼트는 프로그래머블 콘택트 랜덤 액세스 메모리(PCRAM) 엘리먼트인 것을 특징으로 하는 저항성 메모리 셀.
  3. 제1항에 있어서,
    상기 메모리 엘리먼트의 센싱을 제어하며, 상기 메모리 엘리먼트와 직렬 연결된 스위칭 엘리먼트를 더 포함하는 것을 특징으로 하는 저항성 메모리 셀.
  4. 2개 이상의 저항성 메모리 상태들을 갖는 메모리 엘리먼트를 개재하여 연결된 제1 및 제2 센싱 라인들;
    상기 메모리 엘리먼트를 통하여 상기 제1 센싱 라인에서부터 상기 제2 센싱 라인으로 그리고 상기 제2 센싱 라인에서부터 상기 제1 센싱 라인으로 교호하여 센싱 전류를 제공하는 스위칭 회로; 및
    상기 센싱전류를 수신하고 그에 따라 상기 메모리 엘리먼트의 저항 상태를 나타내는 출력 신호를 제공하는 출력 회로를 포함하는 것을 특징으로 하는 저항성 메모리 셀들을 위한 센싱 회로.
  5. 메모리 소자에 있어서,
    메모리 셀들의 어레이;
    상기 메모리 셀들의 어레이 모두에 공통인 셀플레이트 라인; 및
    상기 메모리 셀들 중 하나의 논리 상태를 센싱하는 장치를 포함하며,
    상기 장치는,
    2개 이상의 저항성 메모리 상태들을 갖는 메모리 엘리먼트를 개재하여 연결된 제1 및 제2 센싱 라인들;
    상기 메모리 엘리먼트를 통하여 센싱전류를 제공하는 스위칭 회로; 및
    상기 센싱전류를 수신하고 그에 따라 상기 메모리 엘리먼트의 저항 상태를 나타내는 출력 신호를 제공하는 출력 회로를 포함하며,
    상기 스위칭 회로는 제1 센싱 라인에서부터 상기 제2 센싱 라인으로 그리고 상기 제2 센싱 라인에서부터 상기 제1 센싱 라인으로 교호하여 센싱 전류를 제공하는 것을 특징으로 하는 메모리 소자 것을 특징으로 하는 메모리 소자.
  6. 프로세싱 시스템에 있어서,
    프로세서; 및
    버스를 통하여 상기 프로세서에 접속되는 메모리 소자를 포함하며,
    상기 메모리 소자는,
    메모리 셀들의 어레이;
    상기 메모리 셀들의 어레이 모두에 공통인 셀플레이트 라인; 및
    상기 메모리 셀들 중 하나의 논리 상태를 센싱하는 장치를 포함하며,
    상기 장치는,
    2개 이상의 저항성 메모리 상태들을 갖는 메모리 엘리먼트를 개재하여 연결된 제1 및 제2 센싱 라인들;
    상기 메모리 엘리먼트를 통하여 센싱 전류를 제공하는 스위칭 회로; 및
    상기 센싱전류를 수신하고 그에 따라 상기 메모리 엘리먼트의 저항 상태를 나타내는 출력 신호를 제공하는 출력 회로를 포함하며,
    상기 스위칭 회로는 상기 제1 센싱 라인에서부터 상기 제2 센싱 라인으로 그리고 상기 제2 센싱 라인에서부터 상기 제1 센싱 라인으로 교호하여 센싱 전류를 제공하는 것을 특징으로 하는 프로세싱 시스템.
  7. 집적회로에 있어서,
    메모리 소자를 포함하며,
    상기 메모리 소자는
    메모리 셀들의 어레이;
    상기 메모리 셀들의 어레이 모두에 공통인 셀플레이트 라인; 및
    상기 메모리 셀들 중 하나의 논리 상태를 센싱하는 장치를 포함하며,
    상기 장치는,
    2개 이상의 저항성 메모리 상태들을 갖는 메모리 엘리먼트를 개재하여 연결된 제1 및 제2 센싱 라인들;
    상기 메모리 엘리먼트를 통하여 센싱 전류를 제공하는 스위칭 회로; 및
    상기 센싱전류를 수신하고 그에 따라 상기 메모리 엘리먼트의 저항 상태를 나타내는 출력 신호를 제공하는 출력 회로를 포함하며,
    상기 스위칭 회로는 상기 제1 센싱 라인에서부터 상기 제2 센싱 라인으로 그리고 상기 제2 센싱 라인에서부터 상기 제1 센싱 라인으로 교호하여 센싱 전류를 제공하는 것을 특징으로 하는 집적회로.
  8. 저항성 메모리 엘리먼트의 저항 상태를 센싱하는 방법에 있어서,
    상기 방법은,
    상기 메모리 엘리먼트를 통하여 제1 방향과 제2 반대 방향으로 교호하여 센싱전류를 제공하는 단계; 및
    상기 센싱전류에 따라, 상기 메모리 엘리먼트의 저항 상태를 나타내는 출력 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 엘리먼트의 저항 상태 센싱 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7123530B2 (en) * 2003-10-09 2006-10-17 Micron Technology, Inc. AC sensing for a resistive memory
JP2007080311A (ja) * 2005-09-12 2007-03-29 Sony Corp 記憶装置及び半導体装置
US7271011B2 (en) * 2005-10-28 2007-09-18 Freescale Semiconductor, Inc. Methods of implementing magnetic tunnel junction current sensors
US7397689B2 (en) * 2006-08-09 2008-07-08 Micron Technology, Inc. Resistive memory device
US20080310210A1 (en) * 2007-06-13 2008-12-18 Dietmar Gogl Semiconductor memory device and method of operation
US7881100B2 (en) * 2008-04-08 2011-02-01 Micron Technology, Inc. State machine sensing of memory cells
US7835173B2 (en) * 2008-10-31 2010-11-16 Micron Technology, Inc. Resistive memory
US7929338B2 (en) * 2009-02-24 2011-04-19 International Business Machines Corporation Memory reading method for resistance drift mitigation
US8208291B2 (en) * 2010-01-14 2012-06-26 Qualcomm Incorporated System and method to control a direction of a current applied to a magnetic tunnel junction
US8817530B2 (en) 2011-11-17 2014-08-26 Everspin Technologies, Inc. Data-masked analog and digital read for resistive memories
TWI539457B (zh) * 2014-11-26 2016-06-21 華邦電子股份有限公司 電阻式隨機存取記憶體以及其製作方法
CN105788631B (zh) * 2014-12-15 2019-01-04 华邦电子股份有限公司 电阻式随机存取存储器以及其制作方法
KR102431206B1 (ko) * 2015-12-23 2022-08-11 에스케이하이닉스 주식회사 전자 장치
US9799381B1 (en) * 2016-09-28 2017-10-24 Intel Corporation Double-polarity memory read
JP2019057582A (ja) * 2017-09-20 2019-04-11 東芝メモリ株式会社 メモリデバイス及び可変抵抗素子

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278631B1 (en) * 1998-08-03 2001-08-21 Motorola, Inc. Magnetic random access memory array divided into a plurality of memory banks
US20020008987A1 (en) * 2000-06-19 2002-01-24 Nec Corporation Magnetic random access memory

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3001657B2 (ja) * 1991-03-01 2000-01-24 富士通株式会社 半導体記憶装置
JP3151123B2 (ja) * 1995-04-24 2001-04-03 シャープ株式会社 不揮発性半導体記憶装置
TW324101B (en) * 1995-12-21 1998-01-01 Hitachi Ltd Semiconductor integrated circuit and its working method
KR100232895B1 (ko) 1996-12-31 1999-12-01 김영환 센스앰프 인에이블 신호 발생 장치
KR100301367B1 (ko) 1998-07-25 2001-10-27 윤종용 감지증폭기제어기능을갖는동기형반도체메모리장치
US6462998B1 (en) * 1999-02-13 2002-10-08 Integrated Device Technology, Inc. Programmable and electrically configurable latch timing circuit
DE19950581A1 (de) * 1999-10-20 2001-04-26 Infineon Technologies Ag Anordnung zur Selbstreferenzierung von ferroelektrischen Speicherzellen
KR100355235B1 (ko) * 2000-07-18 2002-10-11 삼성전자 주식회사 전류센스앰프의 센싱 이득을 조절 할 수 있는 반도체메모리 장치
DE10149737A1 (de) * 2001-10-09 2003-04-24 Infineon Technologies Ag Halbleiterspeicher mit sich kreuzenden Wort- und Bitleitungen, an denen magnetoresistive Speicherzellen angeordnet sind
US6791859B2 (en) * 2001-11-20 2004-09-14 Micron Technology, Inc. Complementary bit PCRAM sense amplifier and method of operation
US6804145B2 (en) * 2002-11-01 2004-10-12 Hewlett-Packard Development Company, L.P. Memory cell sensing system and method
CN1444296A (zh) * 2003-04-15 2003-09-24 山东大学 一种巨磁阻抗效应复合丝及其制备方法
US6795359B1 (en) * 2003-06-10 2004-09-21 Micron Technology, Inc. Methods and apparatus for measuring current as in sensing a memory cell
US7123530B2 (en) * 2003-10-09 2006-10-17 Micron Technology, Inc. AC sensing for a resistive memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278631B1 (en) * 1998-08-03 2001-08-21 Motorola, Inc. Magnetic random access memory array divided into a plurality of memory banks
US20020008987A1 (en) * 2000-06-19 2002-01-24 Nec Corporation Magnetic random access memory

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Publication number Publication date
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US20060250872A1 (en) 2006-11-09
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JP2007508650A (ja) 2007-04-05
JP4620676B2 (ja) 2011-01-26
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US7263017B2 (en) 2007-08-28
EP1673780B1 (en) 2011-06-15
CN102394095B (zh) 2015-08-12

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