JP3151123B2

JP3151123B2 - 不揮発性半導体記憶装置

Info

Publication number: JP3151123B2
Application number: JP9882395A
Authority: JP
Inventors: 要山野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-04-24
Filing date: 1995-04-24
Publication date: 2001-04-03
Anticipated expiration: 2016-04-03
Also published as: JPH08297986A; US5677874A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュメモリ等の
ように２種類以上の動作電源電圧を必要とする不揮発性
半導体記憶装置に関する。

【０００２】

【従来の技術】上述したフラッシュメモリは、電気的消
去が可能な不揮発性半導体記憶装置であるＥＥＰＲＯＭ
（Electrically Erasable Programmable Read Only Mem
ory）の一種である。このフラッシュメモリは、消去動
作を素子単位またはブロック単位で一括して行うことに
より高集積化が可能となることから、従来のＥＥＰＲＯ
Ｍの用途のみならず、大容量かつ低価格の記憶装置とし
て種々の分野での応用が期待されている。

【０００３】かかるフラッシュメモリのメモリセルは、
図６に示すように、ＭＯＳ（MetalOxide Semiconducto
r）構造のＦＥＴ（Field Effect Transistor）のゲート
電極をコントロールゲートＣＧとフローティングゲート
ＦＧの２重構造としたものであり、このフローティング
ゲートＦＧ内の電子の有無によりデータの記憶を行うこ
とができる。即ち、コントロールゲートＣＧに＋５Ｖ程
度の電圧を印加すると共に、ドレインＤに１Ｖ程度の電
圧を印加しソースＳを接地（０Ｖ）すると、フローティ
ングゲートＦＧ内に電子が存在しない場合にはＦＥＴの
しきい値電圧が低いためにドレインＤ−ソースＳ間にド
レイン電流が流れる。一方、フローティングゲートＦＧ
内に電子が存在する場合には、ＦＥＴのしきい値電圧が
高くなるので、このドレイン電流が流れなくなる。従っ
て、このドレイン電流によるドレインＤ側の電位の低下
の有無を検出すれば、フローティングゲートＦＧ内の電
子の有無に応じたデータの読み出しを行うことができ
る。

【０００４】そして、このデータを消去する場合は、図
７に示すように、コントロールゲートＣＧを接地してド
レインＤを開放すると共に、ソースＳに＋１２Ｖ程度の
高電圧を印加する。すると、フローティングゲートＦＧ
内の電子がトンネル電流によって引き抜かれてデータが
消去される。

【０００５】また、データを書き込む場合には、ホット
エレクトロンを用いる通常のフラッシュメモリであれ
ば、データを消去した状態で、図８に示すように、コン
トロールゲートＣＧに＋１２Ｖ程度の高電圧を印加する
と共にソースＳを接地し、書き込むデータに応じてドレ
インＤに＋７〜＋９Ｖ程度又は０Ｖの電圧を印加する。
この際、ドレインＤに＋７〜＋９Ｖ程度の電圧を印加す
ると、ドレインＤ−ソースＳ間に大きなドレイン電流が
流れ、これによって発生した高エネルギーのホットエレ
クトロンがフローティングゲートＦＧ内に注入される。
しかし、ドレインＤを接地（０Ｖの電圧の印加）した場
合には、このホットエレクトロンによる電子の注入が行
われない。従って、ドレインＤに印加する電圧に応じ
て、フローティングゲートＦＧへの電子の注入の有無を
制御することができ、これによってデータの書き込みが
可能となる。

【０００６】ところで、フラッシュメモリは、携帯用機
器等のようなバッテリを電源とする用途が特に多く期待
されている。しかし、上記のようにデータの消去時と書
き込み時に＋７〜＋９Ｖや＋１２Ｖ程度の高電圧を必要
とするので、このためにのみ別に高電圧の電源を設けな
ければならないとすると、機器の電源回路のコストが上
昇して無駄が多いものとなる。そこで、機器の標準電圧
となる電源電圧ＶCCを高電圧Ｖppに昇圧させる昇圧回路
を設けることにより、フラッシュメモリの単一電源化を
図る提案が従来からなされていた。

【０００７】昇圧回路としてチャージポンプ回路を内蔵
させた従来のフラッシュメモリを図９に示す。この図９
では、フラッシュメモリ１が機器を制御するためのＣＰ
Ｕ２にバスライン３を介して接続された場合を示す。な
お、このバスライン３には、Ｉ／Ｏポート１１を介した
周辺装置１２やその他の図示しない各種デバイスが接続
される。フラッシュメモリ１は、内部にメモリセルアレ
イ４とコマンド判定部５に加えて、チャージポンプ回路
７を備えている。

【０００８】コマンド判定部５は、ＣＰＵ２から送られ
て来た制御信号がデータの書き込み処理、消去処理又は
読み出し処理等のいずれであるかを判定する回路であ
る。そして、制御信号が高電圧を必要とする書き込み処
理又は消去処理であると判定した場合には、チャージポ
ンプ回路７に高電圧を供給するための昇圧制御信号を送
出し、また、これらの処理が終了した場合には、高電圧
の供給を停止するための昇圧制御信号を送出する。

【０００９】チャージポンプ回路７は、このコマンド判
定部５からの昇圧制御信号に応じて高電圧の供給と停止
を行う。上記チャージポンプ回路７の具体的構成例を図
１０に示す。

【００１０】このチャージポンプ回路７は、電源１３か
ら機器の標準電圧である電源電圧ＶCCの供給を受けるよ
うになっている。チャージポンプ回路７は、第１コンデ
ンサ１４と第２コンデンサ１５からなり、第１コンデン
サ１４は、双方の電極がそれぞれスイッチ１６，１７を
介して電源１３の正負極に接続されている。また、第２
コンデンサ１５は、スイッチ１８，１９を介して第１コ
ンデンサ１４に並列に接続されると共に、この第２コン
デンサ１５の負極側の電極が電源１３の正極に接続され
ている。そして、電源１３の負極と第２コンデンサ１５
の正極側の電極とが高電圧を発生する出力端子２０，２
０となる。なお、スイッチ１６〜１９は、通常は無接点
の半導体スイッチが用いられる。

【００１１】このチャージポンプ回路７は、コマンド判
定部５から高電圧を供給する昇圧制御信号を受け取る
と、まずスイッチ１６，１７を閉じて第１コンデンサ１
４を充電する。次に、これらのスイッチ１６，１７を開
くと共にスイッチ１８，１９を閉じる。すると、第１コ
ンデンサ１４の充電電圧が並列接続された第２コンデン
サ１５との間で容量分圧される。しかも、第２コンデン
サ１５の負極側の電極は電源１３の正極に接続されてい
るので、この第２コンデンサ１５の正極側の電極は電源
電圧ＶCCに容量分圧された充電電圧を加えた電圧まで昇
圧される。即ち、出力端子２０，２０には、最大で電源
電圧ＶCCの２倍までの電圧を得ることができる。

【００１２】また、このようなチャージポンプ回路７を
多段に接続すれば、電源電圧ＶCCの２倍を超える電圧を
得ることもできる。ただし、スイッチ１６〜１９やコン
デンサ１４，１５の内部抵抗により電圧降下が生じるの
で、実際に出力端子２０，２０から得られる電圧は多少
低下する。なお、昇圧を行うためだけであれば、第２コ
ンデンサ１５を設けなくても、スイッチ１８，１９を閉
じた時点で第１コンデンサ１４の正極側の端子から電源
電圧ＶCCの２倍の高電圧を得ることができる。しかし、
第２コンデンサ１５を設けておけば、これらのコンデン
サ１４，１５による容量分圧の比を変更することで昇圧
する電圧を電源電圧ＶCCの２倍までの間で調整すること
ができる。また、このように２個のコンデンサ１４，１
５を使用すれば、再度スイッチ１８，１９を開い上記昇
圧動作を繰り返した場合の出力電圧の変動を低減するこ
ともできる。

【００１３】上記チャージポンプ回路７から出力された
高電圧は、図９に示したメモリセルアレイ４に供給され
てデータの書き込み処理又は消去処理が実行される。従
って、このフラッシュメモリ１は、機器の基準電圧とな
る電源電圧ＶCCを供給するだけで、高電圧を内部的に発
生してデータの書き込み処理や消去処理を行うことがで
きる。

【００１４】また、特開平６−２０３５８４号公報に
は、昇圧回路としてＤＣ−ＤＣコンバータを用いたフラ
ッシュメモリが提案されている。図１１に示すように、
このフラッシュメモリ１は、ＤＣ−ＤＣコンバータ６に
昇圧制御信号を送ると共に、このＤＣ−ＤＣコンバータ
６から高電圧Ｖppの供給を受けるようになっている。ま
た、これらのフラッシュメモリ１とＤＣ−ＤＣコンバー
タ６は、電源として機器の基準電圧となる電源電圧ＶCC
と接地電圧ＧＮＤが供給される。

【００１５】ＣＰＵ等の制御装置からこのフラッシュメ
モリ１に制御信号が送られて来ると、この制御信号がデ
ータの書き込み処理か消去処理であった場合には、ＤＣ
−ＤＣコンバータ６に対して高電圧を供給するための昇
圧制御信号を送る。すると、このＤＣ−ＤＣコンバータ
６は、電源電圧ＶCCの電圧を変換することにより高電圧
Ｖppを発生させてフラッシュメモリ１に供給する。

【００１６】フラッシュメモリ１は、この高電圧Ｖppの
供給を受けて、ＣＰＵ等の制御装置から送られて来るア
ドレスとデータに基づきデータの書き込み処理を行った
り素子全体又は一部のブロックのデータの消去処理を行
う。従って、このフラッシュメモリ１では、ＤＣ−ＤＣ
コンバータ６が内蔵される場合は勿論、外部に接続され
る場合であっても、ＣＰＵ等の制御装置は、このＤＣ−
ＤＣコンバータ６の制御を行う必要がなくなり、実質的
な単一電源化を図ることができる。

【００１７】

【発明が解決しようとする課題】ところが、上記チャー
ジポンプ回路７は、第１コンデンサ１４の充電が完了す
ればスイッチ１６〜１９のスイッチングだけで高電圧を
得ることができるので短時間に昇圧が完了するという利
点は有するものの、電圧変換効率は３０％程度しかな
く、しかも、コンデンサ１４，１５に蓄積した電荷のみ
によって電流を供給するので電流供給能力が低いという
欠点がある。また、上記ＤＣ−ＤＣコンバータ６は、電
圧変換効率が８０％以上の高効率となり、十分な電流供
給能力を有するという利点があるが、スイッチングを繰
り返して徐々に昇圧を行うものであるため、所定の高電
圧を得るまでに長時間を要するという欠点を有する。

【００１８】このため、昇圧回路にチャージポンプ回路
７を用いた従来のフラッシュメモリ１は、電圧変換効率
が低いために電力消費が大きくなり、特にバッテリを電
源とする機器に用いる場合に低消費電力化の妨げになる
という問題があった。しかも、電子の注入にホットエレ
クトロンを用いる通常のフラッシュメモリ１の場合に
は、書き込み時に数ｍＡ程度の大きなドレイン電流が必
要となり、素子全体では数十ｍＡ程度の電流となるの
で、この電流を十分に供給するためには極めて容量の大
きいコンデンサ１４，１５を用いなければならず、この
チャージポンプ回路７の占有スペースが大きくなって機
器の小型化の障害になるという問題もあった。

【００１９】また、昇圧回路にＤＣ−ＤＣコンバータ６
を用いた従来のフラッシュメモリ１では、昇圧に長時間
を要するので、データの書き込みや消去の制御信号を送
ってから所定の高電圧を得て実際に書き込み処理や消去
処理が実行されるまでの時間が非常に長くなり、このフ
ラッシュメモリ１を用いたシステムのパフォーマンスが
極端に低下するという問題があった。

【００２０】なお、上記問題は、フラッシュメモリ１に
限らず、２種類以上の動作電源電圧を必要とする不揮発
性半導体記憶装置に共通するものである。

【００２１】本発明は、このような従来技術の課題を解
決すべくなされたものであり、チャージポンプ回路とＤ
Ｃ−ＤＣコンバータを組み合わせた昇圧回路を用いるこ
とにより、消費電力や電流供給能力と動作速度について
の性能バランスが優れた、システムの設計者にとって使
い易い不揮発性半導体記憶装置を提供することを目的と
している。

【００２２】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、低電圧と高電圧との間で２種類以上の動作
電源電圧を必要とする不揮発性半導体記憶装置におい
て、外部から供給される低電圧の電源電圧を昇圧するＤ
Ｃ−ＤＣコンバータと、該ＤＣ−ＤＣコンバータが昇圧
した出力電圧をさらに昇圧し高電圧の電源電圧として供
給するチャージポンプ回路とを備え、そのことにより上
記目的が達成される。

【００２３】また、本発明の不揮発性半導体記憶装置
は、低電圧と中電圧と高電圧の３種類の動作電源電圧を
必要とする不揮発性半導体記憶装置において、外部から
供給される低電圧の電源電圧を昇圧し中電圧の電源電圧
として供給するＤＣ−ＤＣコンバータと、該ＤＣ−ＤＣ
コンバータが昇圧した中電圧の電源電圧をさらに昇圧し
高電圧の電源電圧として供給するチャージポンプ回路と
を備え、そのことにより上記目的が達成される。この本
発明の不揮発性半導体記憶装置において、前記不揮発性
半導体記憶装置がフラッシュメモリであり、前記ＤＣ−
ＤＣコンバータが供給する中電圧の電源電圧が該フラッ
シュメモリの書き込み時におけるドレイン−ソース端子
間に印加される構成とすることができる。

【００２４】

【作用】上記構成により、低電圧の電源電圧をＤＣ−Ｄ
Ｃコンバータで一旦中間の電圧まで昇圧し、この中間の
電圧をチャージポンプ回路でさらに昇圧して動作時に用
いる高電圧の電源電圧として供給するので、外部からは
単一の低電圧の電源電圧のみを供給するだけで、２種類
以上の動作電源電圧を必要とする不揮発性半導体記憶装
置を動作させることができる。しかも、低電圧の電源電
圧をチャージポンプ回路のみによって高電圧に昇圧する
場合に比べ、ＤＣ−ＤＣコンバータを用いる分だけ効率
よく電圧の変換を行うことができるので、消費電力を低
減することができる。また、低電圧の電源電圧をＤＣ−
ＤＣコンバータのみによって高電圧に昇圧する場合に比
べ、昇圧に長時間を要するこのＤＣ−ＤＣコンバータで
の昇圧の割り合いが小さくなる分だけ迅速に高電圧を得
て動作速度の高速化を図ることができる。さらに、この
ＤＣ−ＤＣコンバータのスイッチ回路に印加される電圧
を小さくすることができる。

【００２５】従って、２種類以上の動作電源電圧を必要
とする不揮発性半導体記憶装置を単一電源化する場合
に、動作速度を大きく犠牲にすることなく、消費電力を
比較的小さくすることができ、しかも、ＤＣ−ＤＣコン
バータにおけるスイッチ回路の耐電圧の負担を軽減する
こともできる。

【００２６】また、上記構成により、ＤＣ−ＤＣコンバ
ータが昇圧した電圧を中電圧の電源電圧として供給し、
チャージポンプ回路が昇圧した電圧を高電圧の電源電圧
として供給するので、別個に降圧回路を設けることなく
不揮発性半導体記憶装置に３種類の動作電源電圧を供給
することができる。しかも、動作時に中電圧の電源電圧
が大きな電流を必要とする場合にも、電流供給能力の高
いＤＣ−ＤＣコンバータによって十分な電流を供給する
ことができる。

【００２７】従って、３種類の動作電源電圧を必要とす
る不揮発性半導体記憶装置を単一電源化する場合に、中
電圧を得るための降圧回路を設ける必要がなくなるだけ
でなく、この中電圧に大きな電流を供給することができ
るようになる。

【００２８】さらに、上記構成によれば、特にデータの
書き込み時に中電圧の電源電圧を印加してドレイン−ソ
ース端子間に大きな電流を流す必要のあるフラッシュメ
モリにおいても、電流供給能力の高いＤＣ−ＤＣコンバ
ータによって十分な電流を供給することができるように
なる。また、このフラッシュメモリは、高電圧の電源電
圧を印加する場合には大きな電流を必要としないので、
電流供給能力の低いチャージポンプ回路からの供給であ
っても十分に足りる。

【００２９】なお、ここでいう低電圧と中電圧と高電圧
は、それぞれ共通の基準電圧に対する電位差を意味す
る。従って、これら低電圧と中電圧と高電圧が接地電圧
を基準として順に電位差の大きい正の電圧となる場合だ
けでなく、例えば正の電圧を基準とし、０Ｖの電圧を低
電圧、負の電圧を高電圧とするような場合であってもよ
い。

【００３０】また、ここでいうＤＣ−ＤＣコンバータと
は、インダクタンス素子と発振回路とからなるインバー
タと、整流素子からなる整流回路とを組み合わせた直流
電圧変換回路をいい、チャージポンプ回路は、コンデン
サとスイッチとの組み合わせによる昇圧回路をいう。

【００３１】さらに、ＤＣ−ＤＣコンバータとチャージ
ポンプ回路は、不揮発性半導体記憶装置と同一の半導体
基板上に形成してもよいし、それぞれ別の基板上に形成
してハイブリットＩＣを構成したり、単にユニット化す
るだけでもよい。ただし、これらの回路を同一の半導体
基板上に形成する場合であっても、インダクタンス素子
やコンデンサ等については外部に外付けすることができ
る。

【００３２】

【実施例】以下、図面を参照しながら、本発明の実施例
を詳述する。

【００３３】図１乃至図５は本発明の一実施例を示すも
のであって、図１はフラッシュメモリを示すブロック
図、図２はＤＣ−ＤＣコンバータの構成を示す回路ブロ
ック図、図３は書き込み時におけるＤＣ−ＤＣコンバー
タとチャージポンプ回路とメモリセルアレイとの接続を
示すブロック図、図４は消去時におけるＤＣ−ＤＣコン
バータとチャージポンプ回路とメモリセルアレイとの接
続を示すブロック図、図５はフラッシュメモリの動作を
示すフローチャートである。なお、図９〜図１１に示し
た従来例と同様の機能を有する構成部材には同じ番号を
付記する。

【００３４】本実施例は、不揮発性半導体記憶装置とし
てフラッシュメモリを用いた場合について説明する。た
だし、２種類以上の動作電源電圧を必要とするものであ
れば、他の不揮発性半導体記憶装置であっても同様に実
施することができる。

【００３５】本実施例で示す電子機器は、機器内部に装
着されたバッテリから定電圧回路を介して例えば＋５Ｖ
の電源電圧ＶCCを単一電源として供給するようになって
いる。そして、図１に示すように、フラッシュメモリ１
は、この電子機器の制御を行うためのＣＰＵ２にバスラ
イン３を介して接続されている。フラッシュメモリ１
は、内部にメモリセルアレイ４とコマンド判定部５に加
えて、昇圧回路としてＤＣ−ＤＣコンバータ６とチャー
ジポンプ回路７とを備えている。コマンド判定部５は、
ＣＰＵ２から送られて来た制御信号がデータの書き込み
処理、消去処理又は読み出し処理のいずれであるかを判
定するデコーダ回路と制御回路等からなる。そして、制
御信号が高電圧を必要とする書き込み処理又は消去処理
であると判定した場合には、後に詳細に説明するように
ＤＣ−ＤＣコンバータ６に昇圧制御信号を送出する。

【００３６】ＤＣ−ＤＣコンバータ６は、インバータと
整流回路とを組み合わせた直流電圧変換回路である。ま
た、インバータは、インダクタンス素子と発振回路とか
らなる直流を交流又は脈流に変換する回路である。ただ
し、ここでいう発振回路は、正弦波を発振するような通
常の発振回路の他、矩形波等を発振するようなものでも
よく、自励又は他励によってインダクタンス素子と電源
との間を繰り返し断続するいわゆるチョッパ回路であっ
てもよい。整流回路は、ダイオード等の整流素子からな
り、通常は平滑用のコンデンサを有する。

【００３７】本実施例では、上記ＤＣ−ＤＣコンバータ
６として、図２に示すようないわゆる昇圧チョッパ回路
を用いる。このＤＣ−ＤＣコンバータ６は、電源電圧Ｖ
CCと接地間にインダクタンス素子６０１とスイッチ６０
２とが接続されて上記インバータが構成されている。イ
ンダクタンス素子６０１はコイルであり、スイッチ６０
２は、発振器６０３からの発振周期に従って制御回路６
０４により繰り返しＯＮ／ＯＦＦを制御される半導体ス
イッチである。また、これらインダクタンス素子６０１
とスイッチ６０２との間の接続ノードには、ダイオード
６０５を介して出力端子６０６が接続されると共に、こ
の出力端子６０６と接地間に出力電圧を安定させるため
のための平滑コンデンサ６０７が接続されて上記整流回
路が構成される。従って、制御回路６０４に制御されて
スイッチ６０２がＯＮになると、インダクタンス素子６
０１に電源電圧ＶCCからの電流が供給されて磁気的エネ
ルギが蓄積される。そして、スイッチ６０２がＯＦＦに
なって電流が遮断されると、このインダクタンス素子６
０１に蓄積された磁気的エネルギが電磁誘導（自己誘
導）によって電流に変換され、ダイオード６０５を通り
平滑コンデンサ６０７を充電する。そして、この動作が
繰り返されることにより、平滑コンデンサ６０７の端子
電圧が上昇し、出力端子６０６から高電圧を出力するこ
とができるようになる。ただし、この出力端子６０６の
電圧は、スイッチ６０２がＯＮ／ＯＦＦを繰り返すこと
により徐々に上昇するので、所定の高電圧を安定して出
力できるようになるまではある程度の時間を要する。し
かし、安定した高電圧が出力されるようになると、スイ
ッチ６０２のＯＮ／ＯＦＦの繰り返しにより電流が順次
供給されるので電流供給能力は十分に大きくなる。ま
た、直流電力をインバータ（チョッパ回路）と整流回路
とで電圧変換するので、電圧変換効率も８０％の高効率
となる。なお、インダクタンス素子６０１は、十分なイ
ンダクタンスを得るために小型化には限度があるので、
フラッシュメモリ１の素子に外付けされることになる。

【００３８】上記ＤＣ−ＤＣコンバータ６は、出力端子
６０６から出力される高電圧を検出するために、平滑コ
ンデンサ６０７に対して並列に分圧抵抗６０８，６０９
が接続されている。そして、これらの分圧抵抗６０８，
６０９によって分圧された分圧電圧は、差動増幅器６１
０の反転入力に入力される。この差動増幅器６１０の非
反転入力には基準電圧が入力される。基準電圧は、電源
電圧ＶCCに基づきツェナダイオード等を用いて得た電源
電圧ＶCCの変動に依存しない一定電圧であり、出力端子
６０６の出力電圧が所定の高電圧に達したときの分圧抵
抗６０８，６０９による分圧電圧と一致するような電圧
に設定されている。差動増幅器６１０は、これら反転入
力と非反転入力の電位差を増幅して出力する増幅器であ
り、反転入力に入力された分圧電圧が基準電圧を超える
と、発振器６０３と制御回路６０４にＬレベルの信号を
送る。この差動増幅器６１０からＬレベルの信号を受け
取ると、発振器６０３は発振を停止し、制御回路６０４
はスイッチ６０２を強制的にＯＦＦ状態にする。また、
この状態で出力端子６０６から電流が流出することによ
り平滑コンデンサ６０７が放電して電圧が低下すると、
分圧抵抗６０８，６０９での分圧電圧が基準電圧よりも
低くなるので、差動増幅器６１０の出力がＨレベルとな
り、発振器６０３が発振を再開すると共に、制御回路６
０４がこの発振周期でスイッチ６０２のＯＮ／ＯＦＦを
再開させる。従って、ここでは、出力端子６０６の出力
電圧を検出することによりＤＣ−ＤＣコンバータ６の動
作を制御して、この出力端子６０６の出力電圧が常に所
定の高電圧を維持できるようにしている。また、本実施
例のＤＣ−ＤＣコンバータ６は、フラッシュメモリ１が
要求する＋１２Ｖ程度の高電圧よりは低い＋７〜＋９Ｖ
程度の高電圧（以降、この電圧を「中電圧」と称する）
を出力するように設定されているので、＋１２Ｖ程度の
電圧まで昇圧する従来のものに比べ比較的短時間に出力
電圧を安定させることができる。

【００３９】また、上記ＤＣ−ＤＣコンバータ６は、電
源電圧ＶCCを監視するために、この電源電圧ＶCCと接地
間に分圧抵抗６１１，６１２が接続されている。そし
て、これらの分圧抵抗６１１，６１２によって分圧され
た分圧電圧は、差動増幅器６１３の非反転入力に入力さ
れる。この差動増幅器６１３の反転入力には上記基準電
圧が入力される。また、分圧抵抗６１１，６１２は、電
源電圧ＶCCが規定通りの電圧値である場合に、分圧電圧
がこの基準電圧と一致するような分圧比に設定されてい
る。差動増幅器６１３は、上記差動増幅器６１０と同様
の増幅器であり、非反転入力に入力された分圧電圧が基
準電圧を超えると制御回路６０４にＨレベルの信号を送
り、この分圧電圧が基準電圧よりも低くなるとＬレベル
の信号を送る。制御回路６０４は、この差動増幅器６１
３の出力に応じてスイッチ６０２のＯＮ／ＯＦＦのデュ
ーティ比を制御する。即ち、差動増幅器６１３の出力が
Ｈレベルである場合には、スイッチ６０２のＯＮ時間を
短くしてＤＣ−ＤＣコンバータ６が昇圧し得る電圧を低
下させ、Ｌレベルである場合にはスイッチ６０２のＯＮ
時間を長くして昇圧し得る電圧を上昇させる。従って、
ここでは電源電圧ＶCCの電圧値に応じてＤＣ−ＤＣコン
バータ６の昇圧能力を制御することにより、回路動作の
最適化を行い高い電圧変換効率を維持できるようにして
いる。なお、差動増幅器６１３は、Ｈ／Ｌレベルの信号
ではなく、分圧電圧と基準電圧との差電圧を非飽和領域
内で増幅したアナログ電圧を出力し、このアナログ電圧
に応じて制御回路６０４がスイッチ６０２のＯＮ／ＯＦ
Ｆのデューティ比を制御するようにしてもよい。

【００４０】チャージポンプ回路７は、基本的にはコン
デンサと、このコンデンサを電源電圧ＶCCで充電するた
めのスイッチと、このコンデンサの一方の電極と電源電
圧ＶCCとの接続を逆転させるためのスイッチとで構成さ
れる昇圧回路であり、図１０に示した従来例と同様のも
のを用いることができる。ただし、本実施例のチャージ
ポンプ回路７は、電源電圧ＶCCではなく、ＤＣ−ＤＣコ
ンバータ６が昇圧した＋７〜＋９Ｖ程度の中電圧をさら
に＋１２Ｖ程度の高電圧に昇圧するようになっている。
このチャージポンプ回路７は、１段構成であれば１回の
コンデンサへの充電とスイッチングによって昇圧が完了
するので、短時間に高電圧を得ることができる。しか
し、電荷が蓄積されたコンデンサからのみ電流を供給す
るので、電流供給能力は低くなる。また、電圧変換効率
も３０％程度の低効率となるが、本実施例の場合には、
＋７〜＋９Ｖ程度から＋１２Ｖ程度までの比較的電位差
の少ない昇圧を行うので、この低い電圧変換効率による
電力の無駄は従来よりも少なくなる。なお、このチャー
ジポンプ回路７に用いるコンデンサは、フラッシュメモ
リ１の素子内に形成することが困難である場合には、外
付けにすることもできる。

【００４１】上記ＤＣ−ＤＣコンバータ６には、図３に
示すように、電源電圧ＶCCが供給され、このＤＣ−ＤＣ
コンバータ６が昇圧して出力する中電圧（＋７〜＋９
Ｖ）が上記チャージポンプ回路７に供給されるようにな
っている。また、ＤＣ−ＤＣコンバータ６は、図１に示
したコマンド判定部５から昇圧制御信号として昇圧の開
始信号が送られて来ると上記昇圧動作を開始し、チャー
ジポンプ回路７は、このＤＣ−ＤＣコンバータ６から出
力される中電圧が所定の電圧に達すると昇圧を開始す
る。ＤＣ−ＤＣコンバータ６から出力される中電圧は切
替スイッチ８に送られると共に、チャージポンプ回路７
から出力される高電圧（＋１２Ｖ）は切替スイッチ９に
送られる。これらの切替スイッチ８，９は、書き込み時
と消去時とで切り替わる回路であり、書き込み時には、
ＤＣ−ＤＣコンバータ６から出力される中電圧が切替ス
イッチ８を介してメモリセルアレイ４における選択メモ
リセルのドレインＤに供給されると共に、チャージポン
プ回路７から出力される高電圧が切替スイッチ９を介し
てメモリセルアレイ４における選択メモリセルのコント
ロールゲートＣＧに供給される。そして、これによりメ
モリセルアレイ４が図８に示した書き込み動作を行う。
また、消去時には、図４に示すように、切替スイッチ
８，９が切り替わり、ＤＣ−ＤＣコンバータ６から出力
される中電圧はメモリセルアレイ４には供給されず、チ
ャージポンプ回路７から出力される高電圧のみが切替ス
イッチ９を介してメモリセルアレイ４における消去ブロ
ックのメモリセルのソースＳに供給される。そして、こ
れによりメモリセルアレイ４が図７に示した消去動作を
行う。

【００４２】上記構成のフラッシュメモリ１のデータの
書き込み時と消去時の動作を図５のフローチャートに基
づいて説明する。なお、図５の左側に示したフローチャ
ートはシステム側のＣＰＵ２の動作を示すものであり、
右側に示したフローチャートはフラッシュメモリ１側の
内部動作を示すものである。まず、ステップ（以下
「Ｓ」という）１において、ＣＰＵ２がバスライン３を
介しフラッシュメモリ１にデータの書き込み又は消去の
コマンドを送出する。また、書き込みコマンドを送る場
合には、引き続いてバスライン３を介し書き込みを行う
アドレスとデータも送出する。

【００４３】フラッシュメモリ１側では、このコマンド
を受け取って、コマンドの内容が書き込み又は消去のい
ずれかであるかどうかをコマンド判定部５が判断する
（Ｓ１１）。ここで、コマンドの内容が読み出し等であ
った場合には、電源電圧ＶCCのみで動作が可能であるた
め、そのままこのコマンドの内容に応じた他の動作を実
行する。しかし、コマンドの内容が書き込み又は消去で
あった場合には、コマンド判定部５がＤＣ−ＤＣコンバ
ータ６に昇圧の開始信号を送る（Ｓ１２）。ＤＣ−ＤＣ
コンバータ６では、この開始信号を受け取ると直ちに上
記昇圧動作を開始する。また、チャージポンプ回路７
は、このＤＣ−ＤＣコンバータ６の出力電圧が所定の中
電圧（＋７〜＋９Ｖ程度）に達した場合に昇圧動作を開
始して高電圧（＋１２Ｖ程度）を出力する。そして、Ｄ
Ｃ−ＤＣコンバータ６の出力電圧が所定の中電圧で安定
すると、コマンド判定部５は、コマンドの内容が書き込
みかどうかを判断して（Ｓ１３）、書き込みコマンドで
あれば書き込み処理を実行し（Ｓ１４）、消去コマンド
であれば消去処理を実行する（Ｓ１５）。

【００４４】Ｓ１４の書き込み処理では、切替スイッチ
８，９を図３に示したように切り替えると共に、ＣＰＵ
２からバスライン３を介して送られて来るアドレスとデ
ータを受け取り、このアドレスに基づいて選択した選択
メモリセルに対してデータに応じた書き込み動作を行
う。即ち、図８で示したように、選択メモリセルのコン
トロールゲートＣＧにチャージポンプ回路７から供給さ
れる高電圧（＋１２Ｖ）を印加すると共にソースＳを接
地し、書き込むデータに応じてドレインＤにＤＣ−ＤＣ
コンバータ６から供給される中電圧（＋７〜＋９Ｖ）を
印加するか又は接地する。この際、ドレインＤに中電圧
が印加された場合には、この選択メモリセルにホットエ
レクトロンを発生させるための大きなドレイン電流が流
れる。しかし、ＤＣ−ＤＣコンバータ６は、電流供給能
力が大きいので、この中電圧によるドレイン電流を十分
に供給することができる。また、コントロールゲートＣ
Ｇにはほとんど電流が流れないので、ここに高電圧を印
加するチャージポンプ回路７は大きな電流供給能力を要
しない。そして、データの書き込みが確認されると、ス
テータスレジスタの書き込みの成功を示すフラグをセッ
トする。

【００４５】Ｓ１５の消去処理では、切替スイッチ８，
９を図４に示したように切り替えると共に、図７で示し
たように、メモリセルアレイ４の各メモリセルに対して
コントロールゲートＣＧを接地してドレインＤを開放
し、ソースＳにチャージポンプ回路７から供給される高
電圧（＋１２Ｖ）を印加する。この際、ソースＳにはほ
とんど電流が流れないので、ここに高電圧を印加するチ
ャージポンプ回路７は大きな電流供給能力を要しない。
そして、データの消去が確認されると、ステータスレジ
スタの消去の成功を示すフラグをセットする。

【００４６】システム側では、Ｓ１で書き込み又は消去
のコマンドを送出した後に、フラッシュメモリ１のステ
ータスレジスタの内容をバスライン３を介して読み出す
と共に（Ｓ２）、このステータスレジスタのフラグがセ
ットされているかどうかにより書き込み処理又は消去処
理が成功したかどうかを判断し（Ｓ３）、まだ成功して
いないと判断した場合には再びＳ２に戻ってこれらの処
理が成功するまで待機する。そして、上記Ｓ１４の書き
込み処理又はＳ１５の消去処理が完了してステータスレ
ジスタのフラグがセットされると、Ｓ３でこれを検出し
て、ＣＰＵ２がバスライン３を介しフラッシュメモリ１
に書き込み又は消去の終了信号を送出し、システム側の
処理を完了する。なお、システム側では、この後も引き
続きフラッシュメモリ１のデータの書き込み又は消去を
行う場合には、Ｓ４の終了信号を送出することなく、Ｓ
１に戻って上記処理を繰り返すことができる。

【００４７】フラッシュメモリ１側では、上記Ｓ１４の
書き込み処理又はＳ１５の消去処理が完了すると、ＣＰ
Ｕ２から終了信号が送られて来るのを待機する（Ｓ１
６）。そして、この終了信号を受け取ると、コマンド判
定部５が昇圧の停止信号をＤＣ−ＤＣコンバータ６に送
り、これによってＤＣ−ＤＣコンバータ６が昇圧動作を
停止するとフラッシュメモリ１側の処理を完了する。な
お、Ｓ１６で終了信号の待機中に再度書き込み又は消去
のコマンドを受け取った場合には、再びＳ１１の処理に
戻り上記処理を繰り返すことができる。フラッシュメモ
リ１がシステム側からの終了信号を待ってＳ１７でＤＣ
−ＤＣコンバータ６の昇圧動作を停止させるのは、この
ように引き続いてデータの書き込み又は消去を行う場合
に、ＤＣ−ＤＣコンバータ６の昇圧動作を最初からやり
直す無駄を省くためである。ただし、Ｓ１６で終了信号
や書き込み又は消去のコマンドを受け取ることなく所定
時間が経過した場合には、ＤＣ−ＤＣコンバータ６によ
る無駄な電力消費を避けるために、そのままＳ１７に移
行してフラッシュメモリ１側の処理を終了するさせるよ
うにしてもよい。

【００４８】以上説明したように、本実施例のフラッシ
ュメモリ１によれば、＋５Ｖの電源電圧ＶCCをＤＣ−Ｄ
Ｃコンバータ６で一旦＋７〜＋９Ｖ程度の中電圧まで昇
圧し、この中電圧をチャージポンプ回路７でさらに昇圧
して＋１２Ｖ程度の高電圧を得るので、電圧変換効率の
低いチャージポンプ回路７のみによって電源電圧ＶCCを
高電圧まで昇圧する従来例の場合に比べ、比較的効率よ
く電圧の変換を行い消費電力を低減することができる。
従って、バッテリを電源とする携帯用機器等にこのフラ
ッシュメモリ１を用いた場合にも、このバッテリを長寿
命化することができる。また、昇圧に長時間を要するＤ
Ｃ−ＤＣコンバータ６のみによって電源電圧ＶCCを高電
圧まで昇圧する従来例の場合に比べ、迅速に安定した高
電圧を得ることができるので、フラッシュメモリ１の動
作速度の高速化を図ることがことができ、電子機器のパ
フォーマンスを低下させるようなことがなくなる。例え
ば、本実施例の場合、ＤＣ−ＤＣコンバータ６のみによ
って昇圧を行う場合に比べ、昇圧に要する時間を約３〜
４μ秒短縮することができる。しかも、このＤＣ−ＤＣ
コンバータ６で昇圧する電圧が高電圧よりも低い＋７〜
＋９Ｖ程度の中電圧となるので、スイッチ６０２に加わ
る負担を軽減することができる。

【００４９】さらに、本実施例のフラッシュメモリ１
は、書き込み処理時に選択メモリセルのドレインＤに印
加する＋７〜＋９Ｖ程度の中電圧を電流供給能力の大き
いＤＣ−ＤＣコンバータ６から供給するので、このドレ
インＤに流れる大きなドレイン電流を十分に供給するこ
とができるようになる。また、例えば電源電圧ＶCCが５
Ｖであれば、書き込み処理時にこの電源電圧ＶCCを直接
選択メモリセルのドレインＤに印加することも可能とな
る。しかし、バッテリを電源とする携帯用機器等では、
消費電力を少なくするために近年電源電圧ＶCCの低電圧
化が進み、３Ｖの電源電圧ＶCCで駆動されるものも多く
なっている。そして、このような場合には、選択メモリ
セルのドレインＤに印加する電圧は電源電圧ＶCCでは低
すぎるので、必ず＋７〜＋９Ｖ程度の中電圧が必要とな
る。そこで、本実施例のように中電圧をＤＣ−ＤＣコン
バータ６から直接供給することができれば、昇圧によっ
て得た＋１２Ｖ程度の高電圧を再び降圧する降圧回路を
設ける必要もなくなる。

【００５０】本実施例のようにＤＣ−ＤＣコンバータ６
とチャージポンプ回路７との組み合わせによって高電圧
を発生させた場合と、チャージポンプ回路７のみ又はＤ
Ｃ−ＤＣコンバータ６のみで高電圧を発生させた場合の
利害得失を表１にまとめる。

【００５１】

【表１】

【００５２】チャージポンプ回路７のみを用いた場合に
は、消費電力が最も大きくなり電流供給能力も小さくな
るが、昇圧に要する時間は最短となる。また、ＤＣ−Ｄ
Ｃコンバータ６のみを用いた場合には、昇圧に要する時
間は最長であるが、消費電力が最小となり電流供給能力
も十分に有する。

【００５３】これに対して、本実施例では、消費電力が
比較的小さく、昇圧に要する時間も比較的短くなり、中
電圧については十分な電流供給能力を有するものとなる
ので、システム全体のパフォーマンスを考慮する上で設
計者にとって使い易い性能バランスの優れたフラッシュ
メモリ１となる。

【００５４】

【発明の効果】以上の説明から明らかなように、本発明
の不揮発性半導体記憶装置によれば、２種類以上の動作
電源電圧を必要とする不揮発性半導体記憶装置を単一電
源化すると共に、これによって動作速度が大きく低下す
ることなく、消費電力も比較的小さくできるので、シス
テム全体のパフォーマンスを考慮する上で設計者にとっ
て使い易い性能バランスの優れた不揮発性半導体記憶装
置を提供することができるようになる。しかも、ＤＣ−
ＤＣコンバータでの昇圧の割り合いが小さくて済むの
で、昇圧した電圧をスイッチングするスイッチ回路への
負担を軽減することができる。

【００５５】また、ＤＣ−ＤＣコンバータにより中電圧
の電源電圧を供給するので、３種類の動作電源電圧を必
要とする不揮発性半導体記憶装置においても別個に降圧
回路を設ける必要がなくなるだけでなく、特にフラッシ
ュメモリ等の不揮発性半導体記憶装置において、このＤ
Ｃ−ＤＣコンバータから十分な電流の供給を受けて確実
な動作を行うことができるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すものであって、フラッ
シュメモリを示すブロック図である。

【図２】本発明の一実施例を示すものであって、ＤＣ−
ＤＣコンバータの構成例を示す回路ブロック図である。

【図３】本発明の一実施例を示すものであって、書き込
み時におけるＤＣ−ＤＣコンバータとチャージポンプ回
路とメモリセルアレイとの接続を示すブロック図であ
る。

【図４】本発明の一実施例を示すものであって、消去時
におけるＤＣ−ＤＣコンバータとチャージポンプ回路と
メモリセルアレイとの接続を示すブロック図である。

【図５】本発明の一実施例を示すものであって、フラッ
シュメモリの動作を示すフローチャートである。

【図６】読み出し時におけるフラッシュメモリのメモリ
セルの動作を示す回路図である。

【図７】消去時におけるフラッシュメモリのメモリセル
の動作を示す回路図である。

【図８】書き込み時におけるフラッシュメモリのメモリ
セルの動作を示す回路図である。

【図９】従来例を示すものであって、フラッシュメモリ
とこれを用いるシステムの構成を示すブロック図であ
る。

【図１０】チャージポンプ回路の構成例を示す回路図で
ある。

【図１１】従来例を示すものであって、フラッシュメモ
リとＤＣ−ＤＣコンバータとを示すブロック図である。

【符号の説明】

１フラッシュメモリ６ＤＣ−ＤＣコンバータ７チャージポンプ回路

Claims

(57)【特許請求の範囲】

【請求項１】低電圧と高電圧との間で２種類以上の動
作電源電圧を必要とする不揮発性半導体記憶装置におい
て、外部から供給される低電圧の電源電圧を昇圧するＤＣ−
ＤＣコンバータと、該ＤＣ−ＤＣコンバータが昇圧した出力電圧をさらに昇
圧し高電圧の電源電圧として供給するチャージポンプ回
路とを備える不揮発性半導体記憶装置。
【請求項２】低電圧と中電圧と高電圧の３種類の動作
電源電圧を必要とする不揮発性半導体記憶装置におい
て、外部から供給される低電圧の電源電圧を昇圧し中電圧の
電源電圧として供給するＤＣ−ＤＣコンバータと、該ＤＣ−ＤＣコンバータが昇圧した中電圧の電源電圧を
さらに昇圧し高電圧の電源電圧として供給するチャージ
ポンプ回路とを備える不揮発性半導体記憶装置。
【請求項３】前記不揮発性半導体記憶装置がフラッシ
ュメモリであり、前記ＤＣ−ＤＣコンバータが供給する
中電圧の電源電圧が該フラッシュメモリの書き込み時に
おけるドレイン−ソース端子間に印加されるものである
請求項２に記載の不揮発性半導体記憶装置。