KR102330656B1 - 전하 펌프를 갖는 nvm 및 이를 위한 방법 - Google Patents

전하 펌프를 갖는 nvm 및 이를 위한 방법 Download PDF

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Abstract

비휘발성 메모리 디바이스는 복수의 메모리 셀들(18) 및 메모리 셀들에 결합된 전하 펌프(24)를 포함한다. 전하 펌프는 바이패스 모드에서 메모리 셀들에 제1 전압을 제공하고, 프로그램 모드에서 메모리 셀들에 제1 전압을 제공하고, 소거 모드에서 제1 전압의 반대 극성을 갖는 제2 전압을 제공하기 위해 동작하도록 동적 재구성이 가능하다.

Description

전하 펌프를 갖는 NVM 및 이를 위한 방법{NVM WITH CHARGE PUMP AND METHOD THEREFOR}
본 발명은 일반적으로 NVMs(non-volatile memories)에 관한 것이며, 보다 구체적으로는 NVM들 내의 전하 펌프들의 이용에 관한 것이다.
반도체에는 일반적으로 스케일링(scaling)이 요구되는데, 이러한 스케일링은 주어진 기능에 대해 감소된 전력을 제공할 뿐만 아니라, 반도체 디바이스의 주어진 사이즈에 대해 보다 많은 기능을 제공하는 능력을 가져온다. 이러한 스케일링은 게이트 치수 및 층 두께 등의 주어진 피처(feature)들에 대한 감소된 치수들과 관련된다. 이러한 치수들이 감소됨에 따라 항복 전압이 더욱 중요한 문제가 되는데, 이는, 예컨대 감소된 전원 전압을 초래하는 결과를 가져왔다. 따라서, 항복 전압의 문제는 치수 감소에 대한 제한 요소가 될 수 있다. NVM의 경우, 프로그래밍 및 소거를 위해 충분한 전압이 요구되고, 이러한 전압은 치수들을 감소시키는 능력과 동일한 속도로 감소되지 않을 수 있다. 따라서, NVM들의 스케일링은 일반적으로 범용 트랜지스터들의 스케일링에 비해 느리게 진행되어 왔다.
따라서, NVM에서 추가적인 스케일링을 제공할 필요가 있다.
본 발명은 제한이 아닌 예시로서 설명되며, 첨부 도면에서, 유사한 참조번호들은 유사한 요소들을 지칭한다. 도면들의 요소들은 단순성 및 명료성을 위해 도시되어 있고, 반드시 일정한 비율로 도시된 것은 아니다.
도 1은 일 실시예에 따른 NVM을 갖는 시스템의 블록도.
도 2는 도 1의 NVM의 일부분들에 사용된 예시적인 전하 펌프의 회로도.
도 3은 도 1의 시스템의 프로그래밍 방법의 흐름도.
도 4는 도 3의 방법의 일부분인 동안 도 2의 예시적인 전하 펌프의 모드를 도시한 도면.
도 5는 프로그래밍 방법 동안의 2개의 신호들을 도시하는 차트.
도 6은 도 1의 시스템의 소거 방법을 나타내는 흐름도.
도 7은 도 6의 방법의 일부분인 동안 도 2의 예시적인 전하 펌프의 모드를 도시한 도면.
도 8은 소거하는 방법 동안의 신호를 도시하는 차트; 및
도 9는 도 1의 NVM에 이용될 수 있는 NVM 메모리 셀의 일부분에 대한 단면도.
시스템은 NVM의 제어 게이트에 인가된 접지에 대해 음의 전압을 인가함으로써 소거되는 NVM(non-volatile memory)을 포함한다. 이는 제어 게이트 하부의 전하 축적 층의 전자들을 밀어내는(drive) 효과를 얻는다. 프로그래밍 동안에, 양(positive)의 전원 전압보다 큰 전압이 전하 펌프에 의해 제공된다. 또한, 동일한 전하 펌프가 소거 동안에 NVM의 제어 게이트에 인가되는 음의 전압을 생성하는 데 이용된다. 이것은 NVM 셀들이, 제어 게이트와 나노크리스탈들 사이의 유전체 층이 나노크리스탈들의 최대 직경보다 작은 두께를 갖는 나노크리스탈들을 이용하는 경우에 특히 이점을 갖는다. 이것은 도면들과 이하의 설명을 참조함으로써 보다 쉽게 이해될 것이다.
도 1에는 로직 제어와 레지스터들을 제공하는 플래시 메모리 유닛(14)에 결합된 SOC(System On a Chip) 회로, 플래시 메모리 유닛(14)에 결합된 플래시 아날로그 블록(16)과, 플래시 아날로그 블록(16), 플래시 메모리 유닛(14) 및 SOC 회로(12)에 결합된 플래시 어레이 코어(18)를 포함하는 시스템이 도시되어 있다. 조정 블록(16)은 조정기들(regulators)(20), 밴드갭과 전류 기준 Iref(22), 및 전압 펌프(24)를 포함한다. 전압 펌프(24)는 스테이지들(26, 28, 30, 32) 및 조정기(34)를 포함한다. 스테이지들(26, 28, 30, 32)은 직렬로 접속되어 있는 것으로 도시되어 있으며, 필요에 따라 다른 구성들로 구현될 수도 있다. 조정기들(20)은 판독 레벨, 소거 검증 레벨, 및 프로그램 검증 레벨들을 플래시 어레이 코어에 제공한다. 밴드갭 및 전류 기준 Iref(22)는 전류 기준 Iref를 플래시 어레이 코어(18)에 제공한다. 전압 펌프(24)는 고전압, 중간 전압, 및 음의 전압 중 하나 이상을 플래시 어레이 코어(18)에 제공한다. 플래시 어레이 코어(18)는 예시적인 메모리 셀(40)을 포함하는 복수의 메모리 셀들을 구비한 메모리 어레이(38), 및 SOC(12)에 결합된 부분인 판독 경로(36)를 포함한다. 메모리 셀(40) 등의 메모리 셀의 각각은 복수의 나노크리스탈들(106) 상의 제어 게이트 CG, 소스 SRC, 드레인 및 선택 게이트 SG를 포함한다. 플래시 메모리 유닛(14)은 프로그래밍, 소거 및 판독을 포함하여 플래시 어레이 코어(18)에 대한 제어를 행한다.
도 2에는 스테이지들(26, 28, 30, 32)에서 직렬, 병렬, 및/또는 직렬과 병렬의 조합으로 배치된 펌프 셀들 중 대부분의 관점에서 대표적인 펌프 셀(42)이 도시되어 있다. 펌프 셀(42)은 커패시터(44) 및 스위치들(46, 48, 50, 52, 54, 56)을 포함한다. 스위치(46)는 공급 입력(43)에 접속된 제1 단자 및 제2 단자를 구비한다. 스위치(48)는 공급 입력(43)에 접속된 제1 단자 및 제2 단자를 구비한다. 커패시터(44)는 스위치(46)의 제2 단자에 접속된 제1 단자 및 스위치(48)의 제2 단자에 접속된 제2 단자를 구비한다. 스위치(50)는 커패시터(44)의 제2 단자에 접속된 제1 단자를 구비한다. 스위치(52)는 커패시터(44)의 제1 단자에 접속된 제1 단자 및 양(positive)의 출력 단자(53)에 접속된 제2 단자를 구비한다. 스위치(54)는 커패시터(44)의 제2 단자에 접속된 제1 단자 및 음의 출력 단자(55)에 결합된 제2 단자를 구비한다. 스위치들(54, 56) 및 음의 출력(55)은 스테이지들(26, 28, 30)의 펌프 셀들에 존재하지 않을 수 있다. 최종 펌프 스테이지(32)는 본 명세서에서 기술된 바와 같이 극성 반전(invsersion) 및 음의 출력(55)을 가능하게 하는 제어 신호들을 수신한다. 펌프 셀(42)은 공급 입력(43)에 제공된 크기보다 큰 크기를 갖는 전압을 제공하는 데 이용된다. 커패시터(44)는 안정성 커패시터(stability capacitor)로 지칭될 수 있고, 대부분의 전하 펌프(24)의 회로에 비하여 상대적으로 면적이 크다. 예를 들어, 스테이지들(26, 28, 30, 32)의 안정성 커패시터들의 면적들의 합은 전하 펌프(24)의 총 면적의 절반보다 클 수 있다.
도 3에는 단계들(61, 62, 63, 64, 65, 66, 67, 68)을 갖는 프로그래밍 방법(60)이 도시되어 있다. 단계 61은 어떠한 프로그래밍, 소거 또는 판독도 발생하지 않는 안정한 상태인 유휴 단계(idle step)이다. 단계 62에서, 전압 펌프(24)는 노드(53)에서의 양의 출력으로서 공급 입력(43)에 존재할 수 있는 전원 전압을 모든 펌프 셀들을 위해 단순히 전달시키도록 구성된다. 단계 63에서, VDD로서 지칭될 수 있는 전원 전압은 전하 펌프 스테이지들(26, 28, 30, 32)을 구성하는 펌프 셀(42)의 각각에서 스위치들(46, 50, 52)을 폐쇄하고, 스위치들(48, 56)을 개방함으로써 메모리 어레이(38)로 전달된다. 단계 64에서, 프로그래밍될 셀이 어느 셀인지를 식별하기 위해 모든 어드레스의 디코딩이 수행된다. 단계 65에서, 프로그래밍 전압을 제공할 필요가 있는 스테이지들(26, 28, 30, 32)이 활성화되는데, 이러한 활성화는 턴온(turned on)이라 지칭될 수도 있다. 그 결과, 도 5에 도시된 바와 같은 전압 HV 및 MV가 생성된다. 프로그래밍될 각각의 셀에서 전압 HV는 제어 게이트에 인가되고, 전압 MV는 소스 SRC에 인가된다. HV와 MV의 펄스들이 도 5에 도시된 바와 같이 생성되고, 또한 프로그래밍을 위해 선택된 메모리 셀들에 인가된 이후, 단계 56에서, 스테이지들(26, 28, 30, 32)이 턴오프(turned off)되고, 도 5에 도시된 MV와 HV의 피크로부터 첫번째 감소로서 MV와 HV의 방전이 개시된다. 단계 67에서, HV와 MV의 방전이 완료되어, HV와 MV는 단계 51의 유휴 레벨로 복귀한다. 이 지점에서, 단계 68의 유휴가 달성될 수 있다.
도 4에는 펌프들이 활성되어 있는 단계 65의 경우에 대한 예시적인 펌프 셀(42)의 동작이 도시되어 있다. 단계 65 동안에 스위치들(54, 56)은 개방된다. 스위치들(46, 48)은 교대로 개방되고 폐쇄된다. 스위치(50)는 스위치(46)가 폐쇄된 경우에 폐쇄되고, 스위치(48)가 폐쇄된 경우에 개방된다. 스위치(52)는 스위치(46)가 폐쇄된 경우에 개방되고, 스위치(48)가 폐쇄된 경우에 폐쇄된다. 이것이 전하 펌프에서 스테이지로서의 펌프 셀에 대한 공통적인 전하 펌프 동작이다.
도 6에는 단계들(71, 72, 73, 74, 75, 76, 77, 78, 79, 80, 81, 82, 83)을 갖는 소거 방법(70)이 도시되어 있다. 도 7에는 소거에 이용되는 예시적인 펌프 셀(42)이 도시되어 있다. 단계 71은 어떠한 프로그래밍, 소거 또는 판독도 발생하지 않는 단계들(61, 68)로서의 유휴 단계이다. 단계 72에서는 전하 펌프 스테이지들(26, 28, 30)을 구성하는 각각의 펌프 셀(42)에서 스위치들(46, 50, 52)을 폐쇄하고, 스위치들(48, 56)을 개방함으로써 노드(57)에 VDD를 확립한다. 그러나, 스위치(52)는 양의 전압을 메모리 어레이(38)로 전달시키는 것을 회피하기 위해 펌프 스테이지(32)에서 개방 상태로 유지된다. 단계 73에서, 스위치들(46, 50, 52)은 개방되고, 최종 스테이지인 스테이지(32)에서만 스위치들(54, 56)이 폐쇄된다. 스위치들(54, 56)을 제외한 모든 스위치들이 개방된 상태에서, 음의 출력 단자(55)에서의 출력은 양의 출력 단자(53)에 제공된 극성과는 반대의 극성이고, 실질적으로 동일한 크기이며, 따라서 약 -VDD이다. 그 후, 단자(55)에서의 이러한 음의 전압이 어레이(38)에 결합되고, 소거를 목적으로 하는 메모리 셀들(40)에 대한 섹터 위치로 어드레스에 의해 디코딩된다. 이것은 도 8의 단계 74에 도시되어 있다. 음의 전압은 어레이(38)에 결합된 이후에 다소 상승할 것이다. 단계 75에서, 음의 전압을 어레이(38)에 공급한 후, 최종 스테이지(32)의 안정성 커패시터(44)는 스위치들(46, 50)이 폐쇄되고 나머지 스위치들이 개방됨으로써 단계 75의 충전 상태로 복귀한다. 이 경우, 커패시터(44)는 VDD로 충전된다. 그 후, 단계 76에서, 커패시터(44)는 스위치들(46, 50)이 개방되게 하고 스위치(48)가 폐쇄되게 하는 고 전압 펌핑을 턴온(turn on)시킴으로써 VDD보다 높은 전압으로 충전된다. 스위치들의 개폐 조건들은, 최종 펌프 스테이지(32)에서 커패시터(44)의 양단에 걸리는 원하는 전압이, 직렬로 접속된 각각의 전하 펌프 스테이지의 공급 입력(43)에 제공되는 전압의 2배로 달성될 때까지 변경될 수 있다. 단계 77에서, 최종 전하 펌핑 스테이지(32)에 대한 펌프 셀들 내의 안정성 커패시터들(44)은 스위치들(46, 48)이 개방되게 구성함으로써 접속해제되고, 커패시터 전압은 스위치(50)가 개방되고 스위치들(54, 56)이 폐쇄됨으로써 반전된다. 그 후, 단자(55)는 타겟 소거 전압을 갖는데, 이는 음의 전압이다. 단계 77 동안의 일 실시예에서, 펌프 스테이지들(26, 28, 30)은 펌프 스테이지(32)에 이용된 펌프 셀들에 대해 입력 전압(43)을 유지하는 전하 펌프로서 동작할 수 있는데, 이 전압은 조정될 수 있다. 그 후, 단계 78에서, 타겟 소거 크기의 음의 전압 출력은 어레이(38)에 결합되어 소거에 이용된다. 도 8의 단계 78에는 이러한 타겟 크기의 음의 전압이 도시되어 있다. 단계 79에서, 최종 펌프 스테이지(32)에서는 스위치들(54, 56)은 개방되고, 스위치들(46, 50)은 폐쇄된다. 단계 80에서, 펌핑은 단계 72에서와 같이 모든 스테이지들에서 턴오프된다. 그 후, 단계 81에서, 음의 출력 단자(55)에 VDD를 제공하도록 스위치들(46, 50)을 개방하고 스위치들(54, 56)을 폐쇄함으로써 단계들(73, 74)이 반복된다. 도 8에 도시된 바와 같이, 이것은 소거 신호가 단계 81에서 -VDD로 공급된다는 것을 보여준다. 이것은 소거 펄스의 일부로서 계속되고, 단계 82에서, 어드레스 디코드가 디어서트(de-asserted)되어 유휴 전압들이 어레이(38)로 전송되고, 또한 모든 셀들, 예컨대 셀(40)이 선택되지 않는다. 단계 83은 전하 펌프(24)를 유휴 상태의 구성으로 복귀시킨다.
도 9에는 메모리 셀(40)일 수 있는 예시적인 메모리 셀의 일부(100)가 도시되어 있다. 이는 제어 게이트(102), 제어 게이트(102) 하부의 유전체 층(104), 유전체 층(104) 내부와 하부 유전체 층(110) 위의 나노크리스탈들(106)을 보여준다. 나노크리스탈(108)은 나노크리스탈(106)의 예시적인 나노크리스탈이다. 나노크리스탈들(106)은 서로 다른 직경을 가질 수 있지만, 도시된 것은 예시적인 직경 d를 가지며, 유전체(104)의 상부면으로부터 거리 t를 갖는다. 본 명세서에서 기술되는 소거를 위해, 제어 게이트에는 음의 전압이 도 8의 음의 펄스의 형태로 인가되어 나노크리스탈들(106)로부터 전자들을 밀어내고, 이에 따라 메모리 셀을 소거한다. 이러한 타입의 소거는, 직경 d가 나노크리스탈 상부의 유전체(104)의 두께 t보다 큰 경우에 제어 게이트에 양의 전압을 인가하여 소거하는 경우보다 효율적이다. 따라서, 동일한 소거 속도를 달성하기 위해 보다 낮은 전압이 사용될 수 있는데, 이는 소거에 관여하는 다수의 트랜지스터들에 있어서 보다 저전력에서의 동작, 소형의 전하 펌프(24), 및 보다 낮은 항복 요건들이라는 결과를 가져온다. 프로그래밍을 위해 핫 캐리어 주입이 이용가능한 종래의 NVM의 구현에서는, 프로그래밍을 위한 전압은 소거에 요구되는 전압보다 일반적으로 낮다. 따라서, 소거 전압의 감소는 전하 펌프의 재사용을 가능하게 하여 최소한의 면적 불이익으로 양의 전압과 음의 전압 모두를 공급한다. 특히, 스테이지(32)의 안정성 커패시터들은, 최종 펌프 스테이지에서 높은 양의 전압들을 생성하는 데 이용되는 동일한 커패시터들이 음의 전압을 생성하는데 이용되는 커패시터들과 동일하기 때문에 재사용된다.
지금까지, 프로그램 동작 동안에 제1 극성의 제1 전압을 생성하고, 소거 동작 동안에 제2 극성의 제2 전압을 생성하도록 비휘발성 메모리 디바이스에 결합된 전하 펌프를 구성하는 단계를 포함하며, 제2 전압의 크기는 제1 전압의 크기 이하인 비휘발성 메모리 디바이스를 동작시키는 방법이 제공되었다는 것이 이해될 것이다. 본 방법은 추가적인 특징, 즉 비휘발성 메모리 디바이스가 복수의 메모리 셀들을 포함하고, 메모리 셀들의 각각이 하부 유전체 층, 하부 유전체 층 상에 배치된 복수의 TFS(Thin Film Storage) 전하 저장 요소들, 및 전하 저장 요소들 상에 형성된 상부 유전체 층을 포함할 수 있고, 상부 유전체 층의 두께가 TFS 전하 저장 요소들의 직경보다 작다라는 특징을 가질 수 있다. 본 방법은 안정성 커패시터의 충전 상태 동안에 바이패스 모드에서 제1 전압을 출력하도록 전하 펌프를 구성하는 단계를 더 포함할 수 있고, 안정성 커패시터는 전하 펌프의 일부이고, 전하 펌프는 커패시터의 충전 상태 동안에 메모리 셀에 접속된다. 본 방법은 전하 펌프 내의 안정성 커패시터가 제1 전압으로 충전되는 경우, 제1 전압의 제1 극성을 제2 전압의 제2 극성으로 반전시키도록 전하 펌프를 구성하는 단계를 더 포함할 수 있다. 본 방법은 제2 전압을 메모리 셀들의 서브세트로 라우팅하도록 전하 펌프를 구성하는 단계를 더 포함할 수 있다. 본 방법은 소거 동작 중에 있어서 안정성 커패시터의 충전 상태 동안에 제2 전압을 출력하도록 전하 펌프를 구성하는 단계를 더 포함할 수 있고, 안정성 커패시터는 전하 펌프의 일부이고, 전하 펌프는 커패시터의 충전 상태 동안에 메모리 셀들에 접속되지 않는다. 본 방법은 프로그램 동작을 위해 제1 구성으로 전하 펌프 내의 복수의 스위치들을 동작시키고, 소거 동작을 위해 제2 구성으로 전하 펌프 내의 복수의 스위치들을 동작시키는 단계를 더 포함할 수 있다. 본 방법은 바이패스 모드를 위해 제3 구성으로 전하 펌프 내의 복수의 스위치들을 동작시키는 단계를 더 포함할 수 있고, 제1 전압은 비휘발성 메모리 디바이스 내의 메모리 셀들 중 적어도 일부에 제공된다. 본 방법은 추가적인 특징, 즉 프로그램 동작 동안에 전하 펌프 내의 복수의 펌프 스테이지들이 중간 전압을 메모리 셀들의 소스 전극에 제공하고, 또한 제1 전압을 메모리 셀들의 제어 게이트에 제공하도록 동작하는 특징을 가질 수 있다.
또한, 복수의 메모리 셀들을 포함하는 비휘발성 메모리 디바이스로서, 메모리 셀들의 각각이 하부 유전체 층, 하부 유전체 층에 배치된 복수의 TFS(Thin Film Storage) 전하 저장 요소들, 및 전하 저장 요소들 상에 형성된 상부 유전체 층을 포함하고, 상부 유전체 층의 두께가 전하 저장 요소들의 직경보다 작은, 비휘발성 메모리 디바이스가 개시되어 있다. 비휘발성 메모리 디바이스는 메모리 셀들에 결합된 전하 펌프를 더 포함하며, 전하 펌프는 프로그램 동작 동안에 제1 극성의 제1 전압을 생성하고, 소거 동작 동안에 제2 극성의 제2 전압을 생성하며, 제2 전압의 크기는 제1 전압의 크기 이하이다. 비휘발성 메모리 디바이스는 추가적인 특징, 즉 전하 펌프가 복수의 전하 펌프 셀들을 포함하고, 각각의 전하 펌프 셀이 안정성 커패시터와, 안정성 커패시터의 한 쪽에 병렬로 결합된 제1 스위치 및 안정성 커패시터의 다른 쪽에 병렬로 결합된 제2 스위치를 포함하고, 제1 스위치 및 제2 스위치가 폐쇄되어 프로그램 동작 동안에 제1 전압을 메모리 셀들에 인가하는 특징을 갖는다. 비휘발성 메모리 디바이스는 추가적인 특징, 즉 전하 펌프 셀들의 각각이 접지와 안정성 커패시터 사이에 직렬로 결합된 제3 스위치 및 접지와 안정성 커패시터 사이에 직렬로 결합된 제4 스위치를 더 포함하고, 프로그램 동작 동안에 제3 스위치가 개방되고, 제5 스위치가 클록 신호(clocked signal)에 기반하며, 제5 스위치가 공급 전압과 안정성 커패시터의 음의 단자 사이에 결합되고, 소거 동작의 일부분 동안에 제1 스위치 및 제3 스위치가 제어 신호에 기반하여 동작하고, 제4 스위치가 개방되는 특징을 갖는다. 비휘발성 메모리 디바이스는 추가적인 특징, 즉 제3 스위치가 소거 동작 동안에 제1 스위치와 반대로 동작하는 특징을 갖는다. 비휘발성 메모리 디바이스는 추가적인 특징, 즉 전하 펌프 셀들의 각각이 안정성 커패시터에 병렬로 결합된 제6 스위치를 더 포함하고, 제2 스위치가 개방되고, 제6 스위치가 폐쇄되어 소거 동작 동안에 제2 전압을 메모리 셀들에 인가하는 특징을 갖는다. 비휘발성 메모리 디바이스는 추가적인 특징, 즉 프로그램 동작 동안에 제4 스위치 및 제5 스위치가 클록 신호에 기반하여 동작하는 특징을 갖는다. 비휘발성 메모리 디바이스는 추가적인 특징, 즉 제6 스위치가 프로그램 동작 동안에 제4 스위치와 반대로 동작하는 특징을 갖는다.
또한, 메모리 셀들의 어레이 및 메모리 셀들에 결합된 전하 펌프를 포함하는 비휘발성 메모리 디바이스로서, 바이패스 모드에서 메모리 셀들에 제1 전압을 제공하고, 프로그램 모드에서 메모리 셀들에 제1 전압을 제공하고, 소거 모드에서 제1 전압의 반대 극성을 갖는 제2 전압을 제공하기 위해 동작하도록 전하 펌프를 동적으로 재구성하는 것이 가능한 비휘발성 메모리 디바이스가 개시되어 있다. 비휘발성 메모리 디바이스는 추가적인 특징, 즉 전하 펌프가 공급 전압을 중간 전압 및 제1 전압으로 연속하여 증가시키는 복수의 전하 펌프 스테이지들을 포함하는 특징을 갖는다. 비휘발성 메모리 디바이스는 추가적인 특징, 즉 제1 전압의 크기는 제2 전압의 크기 이하인 특징을 갖는다. 비휘발성 메모리 디바이스는 추가적인 특징, 즉 메모리 셀들은 TFS 메모리 셀들이고, 메모리 셀들 중 적어도 일부의 메모리 셀들의 소스 전극에 중간 전압이 제공되며, 프로그램 모드 동안에 메모리 셀들 중 적어도 일부의 메모리 셀들의 제어 게이트에 제1 전압이 제공되는 특징을 갖는다.
본 발명을 구현하는 장치들은 대부분 당업자에게 공지된 전자 부품들과 회로들로 구성되어 있기 때문에, 본 발명의 근원적인 개념의 이해와 인식을 위해, 그리고 본 발명의 교시로부터 멀어지거나 또는 혼돈을 방지하기 않기 위해, 앞에서 설명한 것에 필요하다고 여겨지는 것보다 더 상세하게 회로에 대해 설명하지는 않을 것이다.
본 명세서에서 특정 실시예들을 참조하여 본 발명을 기술하였지만, 이하의 청구범위에 개시된 바와 같이, 본 발명의 범위 내에서 다양한 수정들 및 변경들이 이루어질 수 있다. 예를 들어, 각각의 펌프 셀에 대해 단일 커패시터가 도시되었지만, 안정성 커패시터에 사용되는 커패시턴스는, 예컨대 복수의 커패시터를 결합하여 원하는 커패시턴스를 얻을 수 있다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 예시적인 것으로 간주되어야 하며, 그러한 변형들 모두는 본 발명의 범위 내에 포함되는 것으로 의도된다. 특정 실시예들과 관련하여 본 명세서에서 기술된 임의의 이점들, 장점들, 또는 문제의 해결책들은 청구범위의 일부 또는 전부의 결정적인, 필수적인, 또는 본질적인 특징 또는 요소로 해석되도록 의도된 것은 아니다.
본 명세서에서 사용된 "결합된(coupled)"이라는 용어는 직접적인 결합 또는 기계적인 결합에 한정되지 않는다.
또한, 본 명세서에서 부정 관사("a" 또는 "an")로 사용된 용어들은, 하나 또는 그 이상으로 정의된다. 또한, 청구항 내의 "적어도 하나" 및 "하나 이상" 등의 문두의 구문들은, 동일한 청구항이 상기 문두의 구문들 "하나 또는 이상" 또는 "적어도 하나" 및 부정 관사("a" 또는 "an" 등의)를 포함하는 경우에도, 부정 관사("a" 또는 "an")에 의한 다른 청구항 요소의 도입이 그러한 도입된 청구항 요소를 갖는 임의의 특정 청구항을, 그러한 하나의 요소만을 갖는 발명들로 제한되는 것을 의미하도록 해석되어서는 아니된다. 이것은 정관사들의 사용의 경우에도 동일하다.
다른 방식으로 기술되지 않는 이상, "제1" 및 "제2" 등의 용어들은 그러한 용어들이 기술하는 요소들을 임의적으로 구분하기 위해 사용된다. 따라서, 이러한 용어들은 반드시 그러한 요소들의 시간적인 또는 다른 우선순위를 나타내기 위해 의도된 것은 아니다.

Claims (20)

  1. 비휘발성 메모리 디바이스를 동작시키는 방법으로서,
    프로그램 동작 동안에 제1 극성의 제1 전압을 생성하고, 소거 동작 동안에 제2 극성의 제2 전압을 생성하도록 상기 비휘발성 메모리 디바이스에 결합된 전하 펌프를 구성하는 단계 - 상기 제2 전압의 크기는 상기 제1 전압의 크기 이하임 - 및;
    안정성 커패시터의 충전중 상태(charging state) 동안에 바이패스 모드에서 상기 제1 전압보다 작은 전원 전압을 출력하도록 상기 전하 펌프를 구성하는 단계 - 제1 단자 및 제2 단자를 갖는 안정성 커패시터는 상기 전하 펌프의 일부이고, 상기 전하 펌프는 상기 안정성 커패시터의 충전중 상태 동안에 메모리 셀들에 접속됨 -
    를 포함하고,
    상기 바이패스 모드에서, 공급 입력과 상기 안정성 커패시터의 상기 제1 단자 사이에 결합된 제1 스위치 및 상기 안정성 커패시터의 상기 제1 단자와 양의 출력 단자 사이에 결합된 제2 스위치는 폐쇄되어 상기 전원 전압이 상기 메모리 셀들에 인가되고,
    상기 프로그램 동작 동안에, 접지와 상기 안정성 커패시터의 상기 제1 단자 사이에 직렬로 결합된 제3 스위치가 개방되고, 상기 공급 입력과 상기 안정성 커패시터의 상기 제2 단자 사이에 결합되는 제5 스위치가 클록 신호(clocked signal)에 기반하며,
    상기 소거 동작의 일부분 동안에, 상기 제1 스위치 및 상기 제3 스위치가 제어 신호에 기반하여 동작하고, 접지와 상기 안정성 커패시터의 상기 제2 단자 사이에 직렬로 결합된 제4 스위치가 개방되는, 방법.
  2. 제1항에 있어서,
    상기 비휘발성 메모리 디바이스는 복수의 메모리 셀들을 포함하고,
    상기 메모리 셀들의 각각은,
    하부 유전체 층;
    상기 하부 유전체 층 상에 배치된 복수의 TFS(Thin Film Storage) 전하 저장 요소들; 및
    상기 전하 저장 요소들 상에 형성된 상부 유전체 층
    을 포함하고, 상기 상부 유전체 층의 두께는 상기 TFS 전하 저장 요소들의 직경보다 작은, 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 전하 펌프 내의 안정성 커패시터가 상기 제1 전압으로 충전되는 경우, 상기 제1 전압의 제1 극성을 상기 제2 전압의 제2 극성으로 반전시키도록 상기 전하 펌프를 구성하는 단계를 더 포함하는 방법.
  5. 제4항에 있어서,
    상기 제2 전압이 상기 메모리 셀들의 서브세트로 라우팅되도록 상기 전하 펌프를 구성하는 단계를 더 포함하는 방법.
  6. 제1항에 있어서,
    상기 소거 동작 중에 있어서 안정성 커패시터의 충전중 상태 동안에 상기 제2 전압을 출력하도록 상기 전하 펌프를 구성하는 단계를 더 포함하고, 안정성 커패시터는 상기 전하 펌프의 일부이고, 상기 전하 펌프는 상기 안정성 커패시터의 충전중 상태 동안에 상기 메모리 셀들에 접속되지 않는, 방법.
  7. 제1항에 있어서,
    상기 프로그램 동작을 위한 제1 구성 및 상기 소거 동작을 위한 제2 구성으로 상기 전하 펌프 내의 복수의 스위치들을 동작시키는 단계를 더 포함하는 방법.
  8. 제1항에 있어서,
    바이패스 모드를 위한 제3 구성으로 상기 전하 펌프 내의 복수의 스위치들을 동작시키는 단계를 더 포함하고, 상기 제1 전압은 상기 비휘발성 메모리 디바이스 내의 상기 메모리 셀들 중 적어도 일부에 제공되는, 방법.
  9. 제2항에 있어서,
    상기 프로그램 동작 동안에, 상기 전하 펌프 내의 복수의 펌프 스테이지들은 상기 메모리 셀들의 소스 전극에 중간 전압을 제공하고, 또한 상기 메모리 셀들의 제어 게이트에 상기 제1 전압을 제공하도록 동작하는, 방법.
  10. 비휘발성 메모리 디바이스로서,
    복수의 메모리 셀들; 및
    상기 메모리 셀들에 결합된 전하 펌프
    를 포함하고,
    상기 메모리 셀들의 각각은,
    하부 유전체 층;
    상기 하부 유전체 층 상에 배치된 복수의 TFS(Thin Film Storage) 전하 저장 요소들; 및
    상기 전하 저장 요소들 상에 형성된 상부 유전체 층 - 상기 상부 유전체 층의 두께는 상기 전하 저장 요소들의 직경보다 작음 -
    을 포함하고,
    상기 전하 펌프는 프로그램 동작 동안에 제1 극성의 제1 전압을 생성하고, 또한 소거 동작 동안에 제2 극성의 제2 전압을 생성하며, 상기 제2 전압의 크기는 상기 제1 전압의 크기 이하이고,
    상기 전하 펌프는 안정성 커패시터의 충전중 상태(charging state) 동안에 바이패스 모드에서 상기 제1 전압보다 작은 전원 전압을 출력하고, 제1 단자 및 제2 단자를 갖는 안정성 커패시터는 상기 전하 펌프의 일부이고, 상기 전하 펌프는 상기 안정성 커패시터의 충전중 상태 동안에 메모리 셀들에 접속되며,
    상기 전하 펌프는 복수의 전하 펌프 셀들을 포함하고, 각각의 전하 펌프 셀은,
    상기 안정성 커패시터;
    공급 입력과 상기 안정성 커패시터의 상기 제1 단자 사이에 결합된 제1 스위치 및 상기 안정성 커패시터의 상기 제1 단자와 양의 출력 단자 사이에 결합된 제2 스위치;
    접지와 상기 안정성 커패시터의 상기 제1 단자 사이에 직렬로 결합된 제3 스위치; 및
    접지와 상기 안정성 커패시터의 상기 제2 단자 사이에 직렬로 결합된 제4 스위치
    를 포함하고,
    상기 제1 스위치 및 상기 제2 스위치는 상기 바이패스 모드에서 폐쇄되어 상기 전원 전압이 상기 메모리 셀들에 인가되고,
    상기 프로그램 동작 동안에, 상기 제3 스위치가 개방되고 제5 스위치가 클록 신호에 기반하며, 상기 제5 스위치는 상기 공급 입력과 상기 안정성 커패시터의 상기 제2 단자 사이에 결합되며,
    상기 소거 동작의 일부분 동안에, 상기 제1 스위치 및 상기 제3 스위치가 제어 신호에 기반하여 동작하고, 상기 제4 스위치가 개방되는, 비휘발성 메모리 디바이스.
  11. 삭제
  12. 삭제
  13. 제10항에 있어서,
    상기 제3 스위치는 상기 소거 동작 동안에 상기 제1 스위치와 반대로 동작하는, 비휘발성 메모리 디바이스.
  14. 제10항에 있어서,
    상기 전하 펌프 셀들의 각각은 상기 안정성 커패시터의 상기 제2 단자와 음의 출력 단자 사이에 결합된 제6 스위치를 더 포함하고,
    상기 제2 스위치는 개방되고, 상기 제6 스위치는 폐쇄되어 상기 소거 동작 동안에 상기 제2 전압이 상기 메모리 셀들에 인가되는, 비휘발성 메모리 디바이스.
  15. 제14항에 있어서,
    상기 프로그램 동작 동안에, 상기 제4 스위치 및 제5 스위치는 클록 신호에 기반하여 동작하는, 비휘발성 메모리 디바이스.
  16. 제15항에 있어서,
    상기 제6 스위치는 상기 프로그램 동작 동안에 상기 제4 스위치와 반대로 동작하는, 비휘발성 메모리 디바이스.
  17. 비휘발성 메모리 디바이스로서,
    메모리 셀들의 어레이; 및
    상기 메모리 셀들에 결합된 전하 펌프
    를 포함하고,
    상기 전하 펌프는,
    안정성 커패시터의 충전중 상태(charging state) 동안에 바이패스 모드에서 상기 메모리 셀들에 제1 전압보다 작은 전원 전압을 제공하고,
    프로그램 모드에서 상기 메모리 셀들에 상기 제1 전압을 제공하고,
    소거 모드에서 상기 제1 전압의 반대 극성을 갖는 제2 전압을 제공하기 위해 동작하도록 동적 재구성이 가능하며,
    제1 단자 및 제2 단자를 갖는 안정성 커패시터는 상기 전하 펌프의 일부이고, 상기 제2 전압의 크기는 상기 제1 전압의 크기 이하이며,
    상기 바이패스 모드에서, 공급 입력과 상기 안정성 커패시터의 상기 제1 단자 사이에 결합된 제1 스위치 및 상기 안정성 커패시터의 상기 제1 단자와 양의 출력 단자 사이에 결합된 제2 스위치는 폐쇄되어 상기 전원 전압이 상기 메모리 셀들에 인가되고,
    상기 프로그램 모드 동안에, 접지와 상기 안정성 커패시터의 상기 제1 단자 사이에 직렬로 결합된 제3 스위치가 개방되고, 상기 공급 입력과 상기 안정성 커패시터의 상기 제2 단자 사이에 결합되는 제5 스위치가 클록 신호에 기반하며,
    상기 소거 모드의 일부분 동안에, 상기 제1 스위치 및 상기 제3 스위치가 제어 신호에 기반하여 동작하고, 접지와 상기 안정성 커패시터의 상기 제2 단자 사이에 직렬로 결합된 제4 스위치가 개방되는, 비휘발성 메모리 디바이스.
  18. 제17항에 있어서,
    상기 전하 펌프는 공급 전압을 중간 전압 및 상기 제1 전압으로 연속하여 증가시키는 복수의 전하 펌프 스테이지들을 포함하는 비휘발성 메모리 디바이스.
  19. 삭제
  20. 제18항에 있어서,
    상기 메모리 셀들은 TFS 메모리 셀들이고, 상기 중간 전압은 상기 메모리 셀들 중 적어도 일부의 메모리 셀들의 소스 전극에 제공되며, 상기 제1 전압은 상기 프로그램 모드 동안에 상기 메모리 셀들 중 적어도 일부의 메모리 셀들의 제어 게이트에 제공되는, 비휘발성 메모리 디바이스.
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