JP6359479B2 - チャージポンプおよび電圧発生回路 - Google Patents

Description

本実施形態は、チャージポンプおよび電圧発生回路に関する。

半導体記憶装置において、チャージポンプを含んだ電圧発生回路が用いられる。

特開２００７−１９８４３５号公報

安定した電圧の供給が可能なチャージポンプおよび電圧発生回路を提供する。

本実施形態にかかるチャージポンプは、第１キャパシタと、前記第１キャパシタの一端と接地との間に接続された第１トランジスタと、前記第１キャパシタの他端と第１出力ノードとの間に接続された第２トランジスタと、を具備し、第１動作の間、前記第１キャパシタを用いて第１電圧が昇圧された電圧を前記第１出力ノードにおいて出力し、第２動作の間、前記第１トランジスタおよび前記第２トランジスタがオンに維持され、前記第１出力ノードの電圧が目標電圧に到達した後に、前記目標電圧を維持している間、前記第１トランジスタおよび前記第２トランジスタがオンに維持される。

第１実施形態に係る半導体記憶装置の機能ブロック図である。 第１実施形態に係るポンプシステムの模式図である。 第１実施形態に係るチャージポンプの模式図である。 第１実施形態に係るチャージポンプの動作図である。 第１実施形態に係るチャージポンプでの信号の波形図である。 第１実施形態に係るチャージポンプの一状態を示す。 第１実施形態に係るチャージポンプの一状態を示す。 第１実施形態に係るチャージポンプの一状態を示す。 第１実施形態に係るチャージポンプの一状態を示す。 第１実施形態に係るチャージポンプの一状態を示す。 第１実施形態に係るポンプシステムでの信号の波形図である。 第１実施形態の変形例に係るポンプシステムの模式図である。 第１実施形態の変形例に係るポンプシステムの模式図である。 第２実施形態に係るポンプシステムでの信号の波形図である。 第２実施形態に係るポンプシステムの模式図である。

実施形態に係る半導体記憶装置について、図面を参照して以下に説明する。図面において、同一部分には同一の参照符号を付す。また、各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

（第１実施形態）
図１に示されるように、記憶装置１００は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、センスアンプ１５、データ入出力回路１６、電圧発生回路１７、及び制御回路１９を備える。

メモリセルアレイ１０は、複数のメモリセルＭＣを含む。メモリセルＭＣおよびメモリセルアレイ１０の構成は任意である。例えば、メモリセルアレイ１０は、複数のブロックを含み、各ブロックＢＬＫは複数のフィンガＦＮＧを含み、各フィンガＦＮＧは複数のＮＡＮＤストリングＮＳを含み、各ストリングＮＳは複数のメモリセルＭＣを含む。メモリセルＭＣは、例えば絶縁膜を有し、絶縁膜中の電子の量に基づいてデータを保持する。メモリセルＭＣは、ワード線、ビット線、ソース線等の配線に接続される。メモリセルＭＣへのデータの書き込み、読み出し、消去等のために、種々の配線に種々の電圧が印加される。メモリセルアレイ１０は、例えば、３次元に配列されたメモリセルＭＣを含む。

他のメモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号に記載されている。また、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号に記載されている。また、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

ロウデコーダ１１は、記憶装置１００から供給されたアドレス信号に基づいてワード線を選択する。カラムデコーダ１２は、アドレス信号に基づいてビット線を選択する。センスアンプ１５は、ロウデコーダ１１及びカラムデコーダ１２によって選択されたメモリセルＭＣから読み出されたデータをセンスする。

電圧発生回路１７は、ポンプシステム１８を含む。ポンプシステム１８は、電圧Ｖｃｃおよび接地電圧Ｖｓｓから、種々の電圧ＯＵＴを生成する。電圧Ｖｃｃは、記憶装置１００の外部から供給される電源電圧である。電圧ＯＵＴは、記憶装置１００での動作（読み出し、書き込み、消去等）に基づいて種々の値を取り得、メモリセルアレイ１０、ロウデコーダ１１、ドライバ１４、センスアンプ１５等に供給される。

ドライバ１４は、電圧生成回路１７から種々の電圧を受け取り、受け取った電圧を、ワード線、ビット線、ソース線等の配線に印加する。

制御回路１９は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、ドライバ１４、データ入出力回路１６、および電圧発生回路１７を制御する。

（ポンプシステムの構成）
ポンプシステム１８は、図２に示されるように、例えば４つのチャージポンプＣＨＰ１〜ＣＨＰ４、ポンプ制御回路２０、およびプールキャパシタ制御回路３０を含む。チャージポンプの数は、３または５以上であってもよい。

チャージポンプＣＨＰ１〜ＣＨＰ４は、電圧Ｖｃｃを受け取り、電圧Ｖｃｃを昇圧して、昇圧された電圧を出力する。チャージポンプＣＨＰ１の出力ノードＶｏｕｔ１、チャージポンプＣＨＰ２の出力ノードＶｏｕｔ２、チャージポンプＣＨＰ３の出力ノードＶｏｕｔ３、およびチャージポンプＣＨＰ４の出力ノードＶｏｕｔ４は、ポンプシステム１８の出力ノードＯＵＴに接続されている。ポンプシステム１８の出力ノードＯＵＴは電圧発生回路１７の出力ノードである。

チャージポンプＣＨＰ１は、ポンプユニットＰＵ１１およびＰＵ１２を含む。チャージポンプＣＨＰ２は、ポンプユニットＰＵ２１およびＰＵ２２を含む。チャージポンプＣＨＰ３は、ポンプユニットＰＵ３１およびＰＵ３２を含む。チャージポンプＣＨＰ４は、ポンプユニットＰＵ４１およびＰＵ４２を含む。チャージポンプＣＨＰ２〜ＣＨＰ４は、チャージポンプとしての動作に加えて、プールキャパシタとして動作できる。チャージポンプＣＨＰ１〜ＣＨＰ４のさらなる詳細については後述する。

ポンプ制御回路２０は、チャージポンプＣＨＰ１〜ＣＨＰ４の動作を制御する。ポンプ制御回路２０において、出力ノードＯＵＴと接地（電圧Ｖｓｓのノード）との間に抵抗素子２５ａ、２５ｂ、２５ｃが直列に接続されている。

抵抗素子２５ａと２５ｂとの間の接続ノードＴＡＰＬ１は、オペアンプ２２ａの非反転入力端子に接続される。オペアンプ２２ａの反転入力端子は参照電圧Ｖ１を受け取る。オペアンプ２２ａは、ノードＴＡＰＬ１の電圧が電圧Ｖ１を下回ると、ローレベルの信号ＦＬＧ１を出力する。信号ＦＬＧ１は、インバータ２３ａにより受け取られる。インバータ２３ａは、信号ＯＮ＿ＰＵＭＰ２を出力する。ハイレベルの信号ＯＮ＿ＰＵＭＰ２は、チャージポンプＣＨＰ２をチャージポンプとしてイネーブルにする。出力ノードＯＵＴの電圧が参照電圧ＶＲＥＦ１を下回っているとローレベルの信号ＦＬＧ１が出力されるように、抵抗素子２５ａ、２５ｂおよび２５ｃの抵抗値および電圧Ｖ１の値が設定される。したがって、出力ノードＯＵＴの電圧が電圧ＶＲＥＦ１を下回っていると、チャージポンプＣＨＰ２がチャージポンプとしてイネーブルとされる。電圧ＶＲＥＦ１は、電圧Ｖｓｐｃより小さい。電圧Ｖｓｐｃは、ポンプシステム１８が出力ノードＯＵＴにおいて出力すべき目標電圧である。

抵抗素子２５ｂと２５ｃとの間の接続ノードＴＡＰＬ２は、オペアンプ２２ｂの非反転入力端子に接続される。オペアンプ２２ｂの反転入力端子は参照電圧Ｖ２を受け取る。オペアンプ２２ｂは、ノードＴＡＰＬ２の電圧が電圧Ｖ２を下回ると、ローレベルの信号ＦＬＧ２を出力する。信号ＦＬＧ２は、インバータ２３ｂにより受け取られる。インバータ２３ｂは、信号ＯＮ＿ＰＵＭＰ３−４を出力する。ハイレベルの信号ＯＮ＿ＰＵＭＰ３−４は、チャージポンプＣＨＰ３およびＣＨＰ４をチャージポンプとしてイネーブルにする。出力ノードＯＵＴの電圧が参照電圧ＶＲＥＦ２を下回っているとローレベルの信号ＦＬＧ２が出力されるように、抵抗素子２５ａ、２５ｂおよび２５ｃの抵抗値および電圧Ｖ２の値が設定される。したがって、出力ノードＯＵＴの電圧が電圧ＶＲＥＦ２を下回っていると、チャージポンプＣＨＰ３およびＣＨＰ４がチャージポンプとしてイネーブルとされる。電圧ＶＲＥＦ２は、電圧ＶＲＥＦ１より小さい。

プールキャパシタ制御回路３０も、チャージポンプＣＨＰ２〜ＣＨＰ４の動作を制御する。プールキャパシタ制御回路３０は、インバータＩＮＶ、および直列接続された遅延回路２１、２２、３１、３２、４１、４２を含む。インバータＩＮＶは、信号ＯＮ＿ＰＵＭＰ２を受け取り、信号ＣＡＰＥＮＢ０を遅延回路２１に供給する。

遅延回路２１は、信号ＣＡＰＥＮＢ０を、ある時間後に信号ＣＡＰＥＮＢ２１としてポンプユニットＰＵ２１に供給する。ハイレベルの信号ＣＡＰＥＮＢ２１は、ポンプユニットＰＵ２１をプールキャパシタとして動作させる。遅延回路２２は、信号ＣＡＰＥＮＢ２１を、ある時間後に信号ＣＡＰＥＮＢ２２としてポンプユニットＰＵ２２に供給する。ハイレベルの信号ＣＡＰＥＮＢ２２は、ポンプユニットＰＵ２２をプールキャパシタとして動作させる。

遅延回路３１は、信号ＣＡＰＥＮＢ２２を、ある時間後に信号ＣＡＰＥＮＢ３１としてポンプユニットＰＵ３１に供給する。ハイレベルの信号ＣＡＰＥＮＢ３１は、ポンプユニットＰＵ３１をプールキャパシタとして動作させる。遅延回路３２は、信号ＣＡＰＥＮＢ３１を、ある時間後に信号ＣＡＰＥＮＢ３２として、ポンプユニットＰＵ３２に供給する。ハイレベルの信号ＣＡＰＥＮＢ３２は、ポンプユニットＰＵ３２をプールキャパシタとして動作させる。

遅延回路４１は、信号ＣＡＰＥＮＢ３２を、ある時間後に信号ＣＡＰＥＮＢ４１として、ポンプユニットＰＵ４１に供給する。ハイレベルの信号ＣＡＰＥＮＢ４１は、ポンプユニットＰＵ４１をプールキャパシタとして動作させる。遅延回路４２は、信号ＣＡＰＥＮＢ４１を、ある時間後に信号ＣＡＰＥＮＢ４２としてポンプユニットＰＵ４２に供給する。ハイレベルの信号ＣＡＰＥＮＢ４２は、ポンプユニットＰＵ４２をプールキャパシタとして動作させる。

プールキャパシタ制御回路３０は、ローレベルの信号ＯＮ＿ＰＵＭＰ２を受け取ると、ある時間ごとに、ハイレベルの信号ＣＡＰＥＮＢ２１、ＣＡＰＥＮＢ２２、ＣＡＰＥＮＢ３１、ＣＡＰＥＮＢ３２、ＣＡＰＥＮＢ４１、ＣＡＰＥＮＢ４２を順に出力する。

（チャージポンプの構成）
図３は、チャージポンプＣＨＰ１の構成を示している。ポンプユニットＰＵ１１は、電圧Ｖｃｃのノード（電源ノード）ＶｃｃとノードＣ１との間に直列に接続されたｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）ＱＮ１２およびＱＮ１３を含む。トランジスタＱＮ１２のゲートは、制御回路１９から信号ＧＨＬ１１を受け取る。トランジスタＱＮ１３のゲートは、制御回路１９から信号ＧＨＬ１２を受け取る。ポンプユニットＰＵ１１はまた、ノードＶｃｃと接地（接地ノード）との間に直列に接続されたｐ型のＭＯＳＦＥＴ ＱＰ１１およびｎ型のＭＯＳＦＥＴ ＱＮ１１を含む。トランジスタＱＰ１１およびＱＮ１１のゲートは、制御回路１９から信号ＣＬＫ１を受け取る。トランジスタＱＰ１１とＱＮ１１が接続されているノード（ノードＡ１）は、キャパシタＣＰ１１の一端と接続されている。キャパシタＣＰ１１の他端（ノードＢ１）は、トランジスタＱＮ１２とＱＮ１３とが接続されているノードに接続されている。

ポンプユニットＰＵ１２は、ポンプユニットＰＵ１１と同様の構成を有する。すなわち、ポンプユニットＰＵ１２は、ｐ型のＭＯＳＦＥＴ ＱＰ／１１、ｎ型のＭＯＳＦＥＴ ＱＮ／１１〜ＱＮ／１３、およびキャパシタＣＰ／１１を含む。トランジスタＱＰ／１１はトランジスタＱＰ１１に対応し、トランジスタＱＮ／１１はトランジスタＱＮ１１に対応し、トランジスタＱＮ／１２はトランジスタＱＮ１２に対応し、トランジスタＱＮ／１３はトランジスタＱＮ１３に対応し、キャパシタＣＰ／１１はキャパシタＣＰ１１に対応する。トランジスタＱＰ／１１、ＱＮ／１１〜／ＱＮ１３、キャパシタＣＰ／１１はポンプユニットＰＵ１１の対応する素子と同様に接続されている。

トランジスタＱＰ／１１およびＱＮ／１１のゲートは制御回路１９から信号／ＣＬＫ１を受け取り、トランジスタＱＮ／１２のゲートは制御回路１９から信号／ＧＨＬ１１を受け取り、トランジスタＱＮ／１３のゲートは制御回路１９から信号／ＧＨＬ１２を受け取る。信号名中の記号「／」はこの記号に後続する名称の信号の反転を表す。キャパシタＣＰ／１１の両端のノードは、ノード／Ａ１および／Ｂ１として参照され、トランジスタＱＮ１３のソースはノード／Ｃ１として参照される。

チャージポンプＣＨＰ２は、図４に示される構成を有する。チャージポンプＣＨＰ２は、まず、チャージポンプＣＨＰ１と同様の構成を有する。すなわち、ポンプユニットＰＵ２１およびＰＵ２２を含み、ポンプユニットＰＵ２１は、ｐ型のＭＯＳＦＥＴ ＱＰ２１、ｎ型のＭＯＳＦＥＴ ＱＮ２１〜ＱＮ２３、キャパシタＣＰ２１を含む。トランジスタＱＰ２１はトランジスタＱＰ１１に対応し、トランジスタＱＮ２１はトランジスタＱＮ１１に対応し、トランジスタＱＮ２２はトランジスタＱＮ１２に対応し、トランジスタＱＮ２３はトランジスタＱＮ１３に対応し、キャパシタＣＰ２１はキャパシタＣＰ１１に対応する。トランジスタＱＰ２１、ＱＮ２１〜ＱＮ２３、キャパシタＣＰ２１は、ポンプユニットＰＵ１１の対応する素子と同様に接続されている。ノードＡ２はノードＡ１に対応し、ノードＢ２はノードＢ１に対応し、ノードＣ２はノードＣ１に対応する。

トランジスタＱＰ２１およびＱＮ２１のゲートは制御回路１９から信号ＣＬＫ２を受け取り、トランジスタＱＮ２２のゲートは制御回路１９から信号ＧＨＬ２１を受け取り、トランジスタＱＮ２３のゲートは制御回路１９から信号ＧＨＬ２２を受け取る。

ポンプユニットＰＵ２１は、さらに、ノードＢ２とノードＣ２との間に接続されたｎ型のＭＯＳＦＥＴ ＱＮ２４を含む。トランジスタＱＮ２４は、信号ＣＡＰＥＮＢ２１を受け取る。

同様に、ポンプユニットＰＵ２２は、ポンプユニットＰＵ２１と同様の構成と、ｎ型のＭＯＳＦＥＴ ＱＮ／２４を含む。すなわち、ポンプユニットＰＵ２２は、ｐ型のＭＯＳＦＥＴ ＱＰ／２１、ｎ型のＭＯＳＦＥＴ ＱＮ／２１〜ＱＮ／２３、キャパシタＣＰ／２１を含む。トランジスタＱＰ／２１はトランジスタＱＰ２１に対応し、トランジスタＱＮ／２１はトランジスタＱＮ２１に対応し、トランジスタＱＮ／２２はトランジスタＱＮ２２に対応し、トランジスタＱＮ／２３はトランジスタＱＮ２３に対応し、キャパシタＣＰ／２１はキャパシタＣＰ２１に対応する。ノード／Ａ２はノードＡ２に対応し、ノード／Ｂ２はノードＢ２に対応し、ノード／Ｃ２はノードＣ２に対応する。トランジスタＱＮ／２４は、トランジスタＱＮ／２２とトランジスタＱＮ／２３とが接続されているノード／Ｂ２とノード／Ｃ２との間に接続されている。トランジスタＱＰ／２１およびＱＮ／２１のゲートは、制御回路１９から信号／ＣＬＫ２を受け取る。トランジスタＱＮ／２２のゲートは、制御回路１９から信号／ＧＨＬ２１を受け取る。トランジスタＱＮ／２３のゲートは、制御回路１９から信号／ＧＨＬ２２を受け取る。トランジスタＱＮ／２４のゲートは、信号ＣＡＰＥＮＢ２２を受け取る。

チャージポンプＣＨＰ３およびＣＨＰ４は、チャージポンプＣＨＰ２と同じ構成を有する。すなわち、ポンプユニットＰＵ３１およびＰＵ４１はポンプユニットＰＵ２１と同じ構成を有し、ポンプユニットＰＵ３２およびＰＵ４２はポンプユニットＰＵ２２と同じ構成を有する。ただし、以下のように受け取られる信号が異なる。すなわち、ポンプユニットＰＵ３１はトランジスタＱＮ２４のゲートにおいて信号ＣＡＰＥＮＢ３１を受け取る。
ポンプユニットＰＵ３２はトランジスタＱＮ／２４のゲートにおいて信号ＣＡＰＥＮＢ３２を受け取る。ポンプユニットＰＵ４１はトランジスタＱＮ２４のゲートにおいて信号ＣＡＰＥＮＢ４１を受け取る。ポンプユニットＰＵ４２はトランジスタＱＮ／２４のゲートにおいて信号ＣＡＰＥＮＢ４２を受け取る。

チャージポンプＣＨＰ１〜ＣＨＰ４の１つ、複数、または全てが、３つ以上のポンプユニットを有していてもよい。

（チャージポンプの動作）
チャージポンプＣＨＰ２の動作について、図５〜図１０を用いて説明する。チャージポンプＣＨＰ３およびＣＨＰ４の動作も以下の説明の動作と同じである。

ポンプユニットＰＵ２１をチャージポンプとして動作させる間、信号ＣＡＰＥＮＢ２１はローレベルとされる。一方、ポンプユニットＰＵ２１をプールキャパシタとして動作させる間、信号ＣＡＰＥＮＢ２１はハイレベルとされる。同様に、ポンプユニットＰＵ２２は、チャージポンプとしての動作の間、ローレベルの信号ＣＡＰＥＮＢ２２を受け取り、プールキャパシタとしての動作の間、ハイレベルの信号ＣＡＰＥＮＢ２２を受け取る。

まず、チャージポンプＣＨＰ２によるチャージポンプとしての動作が、図５〜図７に示される。チャージポンプＣＨＰ１の動作についても、以下の動作と同じである。

図５に示されるように、信号ＣＬＫ２は、ハイレベルとローレベルとに交互に変化する（クロッキングしている）。信号ＧＨＬ２１は、信号ＣＬＫ２と同相の信号であり、信号ＧＨＬ２２は、信号ＣＬＫ２と逆相の信号である。

信号ＣＬＫ２、ＧＨＬ２１、ＧＨＬ２２のクロッキングにより、トランジスタＱＮ２１、ＱＰ２１、ＱＮ２２、ＱＮ２３は交互にオンおよびオフする。図６には、信号ＣＬＫ２がハイレベルの間の状態が示される。図６に示されるように、トランジスタＱＰ２１はオフしており、トランジスタＱＮ２１はオンしている。このため、ノードＡ２の電圧は電圧Ｖｓｓ（０Ｖ）である。一方、トランジスタＱＮ２２がオンしているため、ノードＢ２の電圧は電圧Ｖｃｃである。この結果、キャパシタＣＰ２１には、電圧Ｖｃｃが蓄えられる。ハイレベルの信号ＧＨＬ２１は、トランジスタＱＮ２２が電圧Ｖｃｃを転送できるように、電圧Ｖｃｃより十分に高い。

図７には、信号ＣＬＫ２がローレベルの状態が示されている。信号ＣＬＫ２のローレベルへの移行により、各トランジスタおよびノードの状態が変化する。図７に示されるように、トランジスタＱＰ２１はオンしており、トランジスタＱＮ２１はオフしている。トランジスタＱＰ２１のオンにより、ノードＡ２の電圧はノードＶｃｃからの電流の流入によって上昇する。このとき、キャパシタＣＰ２１は、変化前のノードＡ２とノードＢ２との間の電位差Ｖｃｃを維持しようとする。この結果、ノードＢ２の電圧が、変化前の電圧ＶｃｃからＶｃｃ×２へと上昇する。そして、ノードＢ２の電圧Ｖｃｃ×２は、トランジスタＱＮ２３を介して出力ノードＶｏｕｔ２から出力される。

信号ＣＬＫ２、ＧＨＬ２１、ＧＨＬ２２のクロッキングにより図６〜図７の動作が繰り返されることで、電圧Ｖｃｃと電圧Ｖｃｃ×２との間で周期的に変化する電圧がノードＶｏｕｔ２から出力される。

ポンプユニットＰＵ２２は、信号ＣＬＫ２、／ＧＨＬ２１、／ＧＨＬ２２を受け取ることにより、図５〜図７を参照して説明したポンプユニットＰＵ２１の動作と同じ動作をポンプユニットＰＵ２１と並行して行う。ただし、信号／ＧＨＬ２１が信号ＧＨＬ２１の逆相であり、信号／ＧＨＬ２２が信号ＧＨＬ２２の逆相であるため、ポンプユニットＰＵ２１での動作とポンプユニットＰＵ２２での動作は互いに反対である。したがって、ポンプユニットＰＵ２１による電圧Ｖｃｃ×２の出力と、ポンプユニットＰＵ２２による出力電圧Ｖｃｃ×２の出力とが交互に生じる。この結果、電圧Ｖｃｃ×２の大きさの電圧がノードＶｏｕｔ２から出力され続ける。

チャージポンプＣＨＰ２によるプールキャパシタとしての動作は、図８〜図１０に示される。プールキャパシタは、一般に、チャージポンプの出力ノードと接地との間のキャパシタを指し、電荷を蓄積し、チャージポンプの出力電圧が目標の電圧を下回ると蓄積した電荷を放出する。図８は、ポンプユニットＰＵ２１およびＰＵ２２のうちポンプユニットＰＵ２１のみがプールキャパシタとして動作する場合を示す。よって、信号ＣＡＰＥＮＢ２１およびＣＡＰＥＮＢ２２のうち、信号ＣＡＰＥＮＢ２１がハイレベルに維持されている。

図８に示されるように、信号ＣＬＫ２はハイレベルに維持され、信号ＧＨＬ２１およびＧＨＬ２２はローレベル（電圧Ｖｓｓ）に維持され、また、上記のように、信号ＣＡＰＥＮＢ２１はハイレベルに維持されている。この結果、トランジスタＱＮ２１およびＱＮ２４がオンしている。よって、ノードＡ２は接地され、ノードＢ２はトランジスタＱＮ２４を介してノードＣ２に接続されている。このため、キャパシタＣＰ２１は、プールキャパシタとして動作することが可能である。

図９は、出力ノードＶｏｕｔ２、すなわちポンプシステムの出力ノードＯＵＴが、目標の電圧Ｖｓｐｃにほぼ等しい間の状態を示している。目標電圧Ｖｓｐｃは、図２のポンプシステム１８が出力ノードＯＵＴで出力すべき電圧である。図９の状態の間、ノードＣ２は、電圧Ｖｓｐｃを受け取っており、よってキャパシタＣＰ２１にほぼ等しい電圧Ｖｓｐｃが蓄えられている。図８に示されるようにノードＶｏｕｔ２の電圧が目標電圧Ｖｓｐｃを下回ると、ポンプユニットＰＵ２１は、図１０に示される状態に移行する。図１０の状態では、キャパシタＣＰ２１は、その両端において図１０への移行前の電圧Ｖｓｐｃを維持しようとする。このため、ノードＣ２の電圧が電圧ＶｓｐｃでかつノードＶｏｕｔ２の電圧が電圧Ｖｓｐｃ未満なので、ノードＣ２とノードＶｏｕｔ２との間に電位差が生じる。この結果、キャパシタＣＰ２１に蓄えられていた電荷がノードＶｏｕｔ２に流れて、ノードＶｏｕｔ２の電圧が上昇する。

（ポンプシステムの動作）
ポンプシステム１８の動作の例について、図１１を用いて説明する。ポンプシステム１８の動作の開始の前、ノードＯＵＴの電圧は例えば０Ｖである。ポンプシステム１８は、動作を開始すると、時刻ｔ０で、チャージポンプＣＨＰ１をイネーブルにする。チャージポンプＣＨＰ１がイネーブルの間、制御回路１９は、信号ＣＬＫ１、ＧＨＬ１１、ＧＨＬ１２をクロッキングし続ける。チャージポンプＣＨＰ１は、ポンプシステム１８の動作の間、動作し続ける。

ノードＯＵＴの電圧が電圧ＶＲＥＦ２未満であるので、信号ＦＬＧ１およびＦＬＧ２はローレベルである。したがって、ポンプ制御回路２０は、ハイレベルの信号ＯＮ＿ＰＵＭＰ２およびＯＮ＿ＰＵＭＰ３−４を出力している。この結果、チャージポンプＣＨＰ２〜ＣＨＰ４が、チャージポンプとしてイネーブルとされている。チャージポンプＣＨＰ２〜ＣＨＰ４がイネーブルの間、制御回路１９は、信号ＣＬＫ２、ＧＨＬ２１、ＧＨＬ２２をクロッキングし続ける。信号ＣＬＫ２、ＧＨＬ２１、ＧＨＬ２２のクロッキングにより、チャージポンプＣＨＰ２〜ＣＨＰ４はチャージポンプとして動作する。この結果、ノードＯＵＴの電圧が上昇する。

なお、信号ＯＮ＿ＰＵＭＰ２がハイレベルなので、信号ＣＡＰＥＮＢ２１、ＣＡＰＥＮＢ２２、ＣＡＰＥＮＢ３１、ＣＡＰＥＮＢ３２、ＣＡＰＥＮＢ４１、ＣＡＰＥＮＢ４２は時刻ｔ０の時点でローレベルである。

時刻ｔ１で、ノードＯＵＴの電圧が電圧ＶＲＥＦ２以上となると、ポンプ制御回路２０は、信号ＦＬＧ２をハイレベルとし、ひいては信号ＯＮ＿ＰＵＭＰ３−４をローレベルとする。ローレベルの信号ＯＮ＿ＰＵＭＰ３−４により、チャージポンプＣＨＰ３およびＣＨＰ４はチャージポンプとしてディセーブルとされる。

時刻ｔ２で、ノードＯＵＴの電圧が電圧ＶＲＥＦ１以上となると、ポンプ制御回路２０は、信号ＦＬＧ１をハイレベルとし、ひいては信号ＯＮ＿ＰＵＭＰ２をローレベルとする。ローレベルの信号ＯＮ＿ＰＵＭＰ２により、チャージポンプＣＨＰ２はチャージポンプとしてディセーブルとされる。また、制御回路１９は、信号ＯＮ＿ＰＵＭＰ２のローレベルへの移行を受けて、信号ＣＬＫ２、ＧＨＬ２１、ＧＨＬ２２のクロッキングを停止し、信号ＣＬＫ２をハイレベルにし、信号ＧＨＬ２１およびＧＨＬ２２をローレベルにする。信号ＣＬＫ２、ＧＨＬ２１、およびＧＨＬ２２のレベルの固定は、信号ＦＬＧ１がハイレベルの間継続する。

また、時刻ｔ２において信号ＦＬＧ１がハイレベル（信号ＯＮ＿ＰＵＭＰ２がローレベル）となった時点から、信号ＣＡＰＥＮＢ２１、ＣＡＰＥＮＢ２２、ＣＡＰＥＮＢ３１、ＣＡＰＥＮＢ３２、ＣＡＰＥＮＢ４１、ＣＡＰＥＮＢ４２が順にハイレベルになる。この結果、ポンプユニットＰＵ２１、ＰＵ２２、ＰＵ３１、ＰＵ３２、ＰＵ４１、ＰＵ４２が順にプールキャパシタとして動作する。プールキャパシタとしての動作により、電圧ＯＵＴは、目標電圧Ｖｓｐｃを下回っても、速やかに目標電圧Ｖｓｐｃまで上昇する。ポンプユニットＰＵ２１、ＰＵ２２、ＰＵ３１、ＰＵ３２、ＰＵ４１、ＰＵ４２は、信号ＦＬＧ１がローレベルになるまで、プールキャパシタとしてイネーブルに維持される。

時刻ｔ１０で、ノードＯＵＴの電圧が参照電圧ＶＲＥＦ１を下回ると、信号ＦＬＧ１がローレベルになる。この結果、信号ＣＡＰＥＮＢ２１、ＣＡＰＥＮＢ２２、ＣＡＰＥＮＢ３１、ＣＡＰＥＮＢ３２、ＣＡＰＥＮＢ４１、ＣＡＰＥＮＢ４２はローレベルになり、ポンプユニットＰＵ２１、ＰＵ２２、ＰＵ３１、ＰＵ３２、ＰＵ４１、ＰＵ４２はプールキャパシタとしての動作を終了する。また、信号ＦＬＧ１がローレベルになったことに基づいて、制御回路１９は、時刻ｔ０〜ｔ１の動作と同様にチャージポンプＣＨＰ２をチャージポンプとして動作させる。

時刻ｔ１２でノードＯＵＴの電圧が参照電圧ＶＲＥＦ１を上回ると、時刻ｔ２からと同じ動作が行われる。時刻ｔ１９において電圧ＶＯＵＴが参照電圧ＶＲＥＦ１を下回ると、時刻ｔ１０からと同じ動作が行われる。さらに、時刻ｔ２０において電圧ＶＯＵＴが参照電圧ＶＲＥＦ２を下回ると、制御回路１９はチャージポンプＣＨＰ３およびＣＨＰ４をチャージポンプとしてイネーブルにする。

（第１実施形態の効果）
比較例の電圧発生回路は、第１実施形態と同じく複数のチャージポンプを含み、電圧発生回路の負荷に応じて、イネーブルにするチャージポンプの数を増減する。このような構成では、負荷が小さい期間、ディセーブルのチャージポンプの数が多く、チャージポンプの使用の効率が悪い。また、電圧発生回路がプールキャパシタをチャージポンプと別に設けられて出力電圧の安定化が図られる場合がある。この場合、プールキャパシタを設けるための領域が必要である。

一方、第１実施形態によれば、チャージポンプＣＨＰ２〜ＣＨＰ４は、チャージポンプとしての動作に加えプールキャパシタとして動作できる。そして、チャージポンプとしてディセーブルとなったチャージポンプＣＨＰ２〜ＣＨＰ４がプールキャパシタとして動作する。このため、チャージポンプとして動作していないチャージポンプＣＨＰ２〜ＣＨＰ４を有効に利用できるととともに、プールキャパシタを設けるための領域が不要である。よって、電圧発生回路１７の面積を、比較例に比べて小さくできる。

また、第１実施形態によれば、チャージポンプＣＨＰ２〜ＣＨＰ４は複数のポンプユニットＰＵを含み、複数のポンプユニットＰＵは、順に、プールキャパシタとして動作を開始する。このため、全てのポンプユニットがプールキャパシタとしての動作を同時に開始する場合よりも、ノードＯＵＴの電圧の低下が小さい。しかもこのようなプールキャパシタごとの動作の開始を、遅延回路２１、２２、３１、３２、４１、４２を用いた簡単な構成で実現できる。

（変形例）
図１２は、変形例の電圧発生回路１７（ポンプシステム１８）の構成を示す。変形例では、チャージポンプＣＨＰ３およびＣＨＰ４のチャージポンプとしてのイネーブル化が個別に制御される。

ポンプシステム１８は、ポンプ制御回路２０に代えて、ポンプ制御回路２５を含む。ポンプ制御回路２５は、ポンプ制御回路２０の構成に加え、抵抗素子２５ｄ、オペアンプ２２ｃ、およびバッファ２３ｃを含む。

抵抗素子２５ｄは、抵抗素子２５ｃと接地との間に直列に接続される。抵抗素子２５ｃと２５ｂとの間の接続ノードＴＡＰＬ３は、オペアンプ２２ｃの非反転入力端子に接続される。オペアンプ２２ｃの反転入力端子は参照電圧Ｖ３を受け取る。オペアンプ２２ｃは、ノードＴＡＰＬ３の電圧が電圧Ｖ３を下回ると、ローレベルの信号ＦＬＧ３を出力する。信号ＦＬＧ３は、インバータ２３ｃにより受け取られる。インバータ２３ｃは、信号ＯＮ＿ＰＵＭＰ４を出力する。ハイレベルの信号ＯＮ＿ＰＵＭＰ４は、チャージポンプＣＨＰ４をチャージポンプとしてイネーブルにする。出力ノードＯＵＴの電圧が参照電圧ＶＲＥＦ３を下回っているとローレベルの信号ＦＬＧ３が出力されるように、抵抗素子２５ａ、２５ｂ、２５ｃ、および２５ｄの抵抗値および電圧Ｖ３の値が設定される。したがって、出力ノードＯＵＴの電圧が電圧ＶＲＥＦ３を下回っていると、チャージポンプＣＨＰ４がチャージポンプとしてイネーブルとされる。参照電圧ＶＲＥＦ３は、参照電圧ＶＲＥＦ２より小さい。

一方、インバータ２３ｂの出力信号ＯＮ＿ＰＵＭＰ３は、ハイレベルであると、チャージポンプＣＨＰ３をチャージポンプとしてイネーブルにする。

変形例では、ノードＯＵＴの電圧が電圧ＶＲＥＦ２を下回ると、チャージポンプＣＨＰ３がチャージポンプとしてイネーブルとされ、ノードＯＵＴの電圧が電圧ＶＲＥＦ３を下回ると、チャージポンプＣＨＰ４がチャージポンプとしてイネーブルとされる。

ポンプシステム１８は、さらに、図１３に示されるように、プールキャパシタ制御回路３０に代えて、プールキャパシタ制御回路３５を含む。プールキャパシタ制御回路３５では、遅延回路３１は、インバータＩＮＶ３の出力信号ＣＡＰＥＮＢ１を受け取る。インバータＩＮＶ３は、信号ＯＮ＿ＰＵＭＰ３を受け取る。また、遅延回路４１は、インバータＩＮＶ４の出力信号ＣＡＰＥＮＢ２を受け取る。インバータＩＮＶ４は、信号ＯＮ＿ＰＵＭＰ４を受け取る。

プールキャパシタ制御回路３５の構成により、チャージポンプＣＨＰ２がチャージポンプとしてディセーブルにされると、チャージポンプＣＨＰ２のみがプールキャパシタとしてイネーブルされる。同様に、チャージポンプＣＨＰ３がチャージポンプとしてディセーブルにされると、チャージポンプＣＨＰ３のみがプールキャパシタとしてイネーブルされ、チャージポンプＣＨＰ４がチャージポンプとしてディセーブルにされると、チャージポンプＣＨＰ４のみがプールキャパシタとしてイネーブルされる。

変形例によれば、第１実施形態の効果に加え、チャージポンプをより細かく制御できる。

（第２実施形態）
第２実施形態では、電圧発生回路はフラグ制御モードと振幅制御モードを有する。第２実施形態では、第１実施形態と異なる点のみ説明する。その他の点については、第１実施形態の記述が当てはまる。

図１４は、第２実施形態のポンプシステム１８での信号を時間に亘って示す。制御回路１９は、信号Ｍ−ＦＬＧを電圧発生回路１７(ポンプシステム１８）に送信して、電圧発生回路１７の動作のモードを制御する。ハイレベルの信号Ｍ−ＦＬＧは、振幅制御モードでの動作を指示する。振幅制御モードでは、制御回路１９は、フラグ制御モードでの信号ＣＬＫ２、ＧＨＬ２１、およびＧＨＬ２２の周波数より高い周波数の信号ＣＬＫ２、ＧＨＬ２１、およびＧＨＬ２２を電圧発生回路１７に送信する。

振幅制御モードは、電圧発生回路１７の動作の開始（時刻ｔ３０）から、出力電圧ＯＵＴが目標電圧Ｖｓｐｃに近づくまで継続する。図１４では、例えば、振幅制御モードは、電圧ＯＵＴが参照電圧ＶＲＥＦ２を超えるまで、すなわち時刻ｔ３１まで継続する。したがって、振幅制御モードでは、信号ＦＬＧ１およびＦＬＧ２はローレベルであり、全てのチャージポンプＣＨＰ１〜ＣＨＰ４がチャージポンプとして動作する。電圧発生回路１７をフラグ制御モードに移行させるために、制御回路１９は、時刻ｔ３１において信号Ｍ−ＦＬＧをローレベルにする。フラグ制御モードでは、第１実施形態での動作が行われる。

チャージポンプＣＨＰ２〜ＣＨＰ４は、電圧発生回路１７がフラグ制御モードにある間、プールキャパシタとして動作する。このため、第２実施形態のプールキャパシタ制御回路３８では、図１５に示されるように、信号ＣＡＰＥＮＢ０は、第１実施形態（図２）でのインバータＩＮＶに代えてＮＯＲゲートＧＴから出力される。ＮＯＲゲートは、信号ＯＮ＿ＰＵＭＰ３−４および信号Ｍ−ＦＬＧを受け取る。プールキャパシタ制御回路３８の構成により、信号ＣＡＰＥＮＢ０は、フラグ制御モードにおいて電圧ＯＵＴが参照電圧ＶＲＥＦ２を上回っている間、ハイレベルに維持される。

第２実施形態によれば、第１実施形態を振幅制御モードも有する電圧発生回路にも適用できる。

その他、各実施形態において、以下の事項が適用されることが可能である。

多値レベルの読み出し動作（リード）において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、および０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．７５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、および２．１Ｖ〜２．３Ｖのいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．７Ｖ、および３．７Ｖ〜４．０Ｖのいずれかの間にしてもよい。

読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ、３８μｓ〜７０μｓ、および７０μｓ〜８０μｓのいずれかの間にしてもよい。

書き込み動作は、プログラム動作およびベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、および１４．０Ｖ〜１４．７Ｖのいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。

プログラム動作をＩＳＰＰ（Incremental Step Pulse Program）方式としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば７．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、７．０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、または偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、および１９００μｓ〜２０００μｓのいずれかの間にしてもよい。

消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．７Ｖの間である。この場合に限定されることなく、例えば１３．７Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ, １９．０〜１９．８Ｖ、および１９．８Ｖ〜２１Ｖのいずれかの間であってもよい。

消去動作の時間（tErase）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、および４０００μｓ〜９０００μｓのいずれかの間にしてもよい。

メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。この材料は、ＴａＯなどの金属酸化膜、またはＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。

また、メモリセル間にはエアギャップを形成することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００ 記憶装置
ＣＨＰ１〜ＣＨＰ４ チャージポンプ
ＣＰ２１ キャパシタ
ＱＰ２１，ＱＮ２１〜ＱＮ２４ トランジスタ

Claims (5)

1. 第１キャパシタと、
   前記第１キャパシタの一端と接地との間に接続された第１トランジスタと、
   前記第１キャパシタの他端と第１出力ノードとの間に接続された第２トランジスタと、 を具備し、
   第１動作の間、前記第１キャパシタを用いて第１電圧が昇圧された電圧を前記第１出力ノードにおいて出力し、
   第２動作の間、前記第１トランジスタおよび前記第２トランジスタがオンに維持され、
   前記第１出力ノードの電圧が目標電圧に到達した後に、前記目標電圧を維持している間、前記第１トランジスタおよび前記第２トランジスタがオンに維持される、
   ことを特徴とするチャージポンプ。
2. 前記第１出力ノードの電圧が目標電圧に到達してから第１期間の経過後、前記第１トランジスタおよび前記第２トランジスタがオンされる、
   ことを特徴とする請求項１に記載のチャージポンプ。
3. 前記第１電圧のノードと前記第１トランジスタとの間に接続され、ゲート電極を前記第１トランジスタのゲート電極と接続され、前記第１トランジスタとともにインバータを構成する第３トランジスタと、
   前記第１電圧のノードと前記第１キャパシタの前記他端との間に接続された第４トランジスタと、
   前記第１キャパシタの前記他端と前記第１出力ノードとの間に接続された第５トランジスタと、
   をさらに具備し、
   前記第１動作の間、前記第１トランジスタのゲート電極、前記第４トランジスタのゲート電極、および前記第５トランジスタのゲート電極に、クロック信号が供給される、
   ことを特徴とする請求項２に記載のチャージポンプ。
4. 請求項１に記載のチャージポンプを含み、
   前記チャージポンプの前記第１出力ノードと接続された出力ノードにおいて電圧を発生する、
   ことを特徴とする電圧発生回路。
5. 第２キャパシタと、
   前記第２キャパシタの一端と接地との間に接続された第３トランジスタと、
   前記第２キャパシタの他端と第２出力ノードとの間の第４トランジスタと、をさらに具備し、
   前記第１動作の間、前記第２キャパシタを用いて前記第１電圧が昇圧された電圧を前記第２出力ノードにおいて出力し、
   前記第２動作の間、前記第３トランジスタおよび前記第４トランジスタがオンに維持される、
   第２チャージポンプをさらに具備し、
   前記第２チャージポンプの前記第２出力ノードは、前記出力ノードに接続されている、
   ことを特徴とする、請求項４の電圧発生回路。

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