JP2018007355A

JP2018007355A - 昇圧回路

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Publication number: JP2018007355A
Application number: JP2016128774A
Authority: JP
Inventors: 健日岡; Takeshi Hioka
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2016-06-29
Filing date: 2016-06-29
Publication date: 2018-01-11
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Abstract

【課題】回路面積の拡大を抑えつつ、広範囲における出力電圧のリップルを低減する。
【解決手段】昇圧回路は、第１導電型の第１トランジスタＰＭ３と、一端が前記第１トランジスタの一端に接続され、他端に第１電圧が供給され、ゲートが前記第１トランジスタのゲートに接続された前記第１導電型と異なる第２導電型の第２トランジスタＮＭ８と、一端が前記第１トランジスタの一端に接続され、他端が前記第１トランジスタの他端に接続された前記第２導電型の第３トランジスタＮＭ５と、一端が前記第１トランジスタの他端に接続され、他端に前記第１電圧よりも大きい第２電圧が供給される前記第１導電型の第４トランジスタＰＭ１と、を具備する。
【選択図】図４

Description

実施形態は、昇圧回路に関する。

昇圧回路は、クロック信号によるキャパシタの充放電を利用することで、電圧を昇圧する。ＮＡＮＤフラッシュメモリでは、この昇圧された電圧は、書き込み電圧、読み出し電圧、または消去電圧等として使用される。

特開２０１２−０９９１７７号公報特開平０９−２９４３６７号公報特開２００８−１３０１０４号公報

回路面積の拡大を抑えつつ、広範囲における出力電圧のリップルを低減する昇圧回路を提供する。

実施形態による昇圧回路は、第１導電型の第１トランジスタと、一端が前記第１トランジスタの一端に接続され、他端に第１電圧が供給され、ゲートが前記第１トランジスタのゲートに接続された前記第１導電型と異なる第２導電型の第２トランジスタと、一端が前記第１トランジスタの一端に接続され、他端が前記第１トランジスタの他端に接続された前記第２導電型の第３トランジスタと、一端が前記第１トランジスタの他端に接続され、他端に前記第１電圧よりも大きい第２電圧が供給される前記第１導電型の第４トランジスタと、を具備する。

実施形態に係る昇圧回路を含む半導体記憶装置を示す図。実施形態に係る昇圧回路を含む半導体記憶装置におけるメモリセルアレイを示す図。実施形態に係る昇圧回路を示す図。実施形態に係る昇圧回路における第１クロック信号生成回路を示す図。実施形態に係る昇圧回路における第２クロック信号生成回路を示す図。実施形態に係る昇圧回路における動作を示すタイミングチャート。実施形態に係る昇圧回路における、時間と共に電圧ＶＳＵＰ１が低下する場合のクロック信号ＣＬＫ＿ＯＵＴを示すタイミングチャート。図７の電圧ＶＳＵＰ１の絶対値が閾値電圧Ｖｔｐの絶対値より小さい場合の回路動作例を示す図。比較例に係る昇圧回路における第１クロック信号生成回路を示す図。比較例に係る昇圧回路における、時間と共に電圧ＶＳＵＰ１が低下する場合のクロック信号ＣＬＫ＿ＯＵＴを示すタイミングチャート。

本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。

＜実施形態＞
以下に図１乃至図１０を用いて、実施形態に係る昇圧回路について説明する。以下では、昇圧回路が半導体記憶装置（ＮＡＮＤフラッシュメモリ）に用いられる場合について説明するが、これに限らない。また、以下の説明において、「接続」は直接接続される場合だけではなく、任意の素子を介して接続される場合も含む。また、トランジスタの一端はソースまたはドレインの一方を示し、トランジスタの他端はソースまたはドレインの他方を示す。

［実施形態の構成例］
図１は、実施形態に係る昇圧回路１６Ａを含む半導体記憶装置１００を示す図である。図２は、実施形態に係る昇圧回路１６Ａを含む半導体記憶装置１００におけるメモリセルアレイ１０を示す図である。

図１に示すように、半導体記憶装置１００は、メモリセルアレイ１０、入出力回路１１、ロジック制御回路１２、レディー／ビジー制御回路１３、レジスタ１４、シーケンサ１５、電圧生成回路１６、ロウデコーダ１７、およびセンスアンプ１８を備える。

メモリセルアレイ１０は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備える。より具体的には、図２に示すように、ブロックＢＬＫ０は、複数のＮＡＮＤストリングＳＴを含む。各ＮＡＮＤストリングＳＴは、例えばｎ個（ｎは２以上の整数）のメモリセルトランジスタＭＣ（ＭＣ０〜ＭＣｎ−１）と、選択トランジスタＳ１，Ｓ２とを含む。

メモリセルトランジスタＭＣ（以下、単にメモリセルＭＣと称することもある）は、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。メモリセルトランジスタＭＣ０〜ＭＣｎ−１は、その電流経路が直列に形成される。一端側のメモリセルトランジスタＭＣｎ−１の一端は選択トランジスタＳ１の一端に接続され、他端側のメモリセルトランジスタＭＣ０の一端は選択トランジスタＳ２の一端に接続される。

複数の選択トランジスタＳ１のゲートは、セレクトゲート線ＳＧＤに共通接続される。一方、複数の選択トランジスタＳ２のゲートは、セレクトゲート線ＳＧＳに共通接続される。また、メモリセルトランジスタＭＣ０〜ＭＣｎ−１のゲートはそれぞれ、ワード線ＷＬ０〜ＷＬｎ−１のそれぞれに共通接続される。

また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリングＳＴのうち、同一カラムにある（ブロックＢＬＫ間で並ぶ）ＮＡＮＤストリングＳＴの選択トランジスタＳ１の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｍ−１、ｍは２以上の整数）に共通接続される。また、選択トランジスタＳ２の他端はソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫ内で共通である。

同一ブロックＢＬＫ内にあるメモリセルトランジスタＭＣのデータは、例えば一括して消去される。これに対して、データの読み出しおよび書き込みは、いずれかのブロックＢＬＫのいずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＣにつき、一括して実行される。このデータ単位を「ページ」と呼ぶ。

ブロックＢＬＫ１，ＢＬＫ２の構造は、ブロックＢＬＫ０と同様であるため、省略する。

図１に示すように、入出力回路１１は、半導体記憶装置１００の外部（コントローラ３００）から信号ＤＱ（ＤＱ０〜ＤＱ７）を送受信する。信号ＤＱは、コマンド、アドレス、およびデータ等を含む。入出力回路１１は、外部からのコマンドおよびアドレスをレジスタ１４に転送する。入出力回路１１は、外部からの書き込みデータをセンスアンプ１８に転送し、センスアンプ１８からの読み出しデータを外部に転送する。また、入出力回路１１は、外部から電圧Ｖｒｅｆを受信する。電圧Ｖｒｅｆは、基準電圧であり、諸動作における電圧の基準となる。また、入出力回路１１は、読み出しデータとともに外部にデータストローブ信号ＤＱＳ，／ＤＱＳを送信する。読み出しデータは、信号ＤＱＳ，／ＤＱＳに同期して読み出される。

ロジック制御回路１２は、外部から各種制御信号を受信し、入出力回路１１およびシーケンサ１５を制御する。この制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、およびライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１００をイネーブルにする。信号ＣＬＥ及びＡＬＥはそれぞれ、信号ＤＱがコマンドおよびアドレスであることを入出力回路１１に通知する。信号／ＷＥは、信号ＤＱの入力を入出力回路１１に指示する。信号ＲＥ，／ＲＥは、信号ＤＱの出力を入出力回路１１に指示する。信号／ＷＰは、例えば電源のオンオフ時に半導体記憶装置１００を保護状態にする。また、ロジック制御回路１２は、書き込みデータとともに信号ＤＱＳ，／ＤＱＳを受信する。書き込みデータは、信号ＤＱＳ，／ＤＱＳに同期して書き込まれる。

レディー／ビジー制御回路１３は、信号／ＲＢを外部に転送して半導体記憶装置１００の状態を外部に通知する。信号／ＲＢは、半導体記憶装置１００がレディー状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。

レジスタ１４は、コマンドおよびアドレスを保持する。レジスタ１４は、アドレスをロウデコーダ１７およびセンスアンプ１８に転送するとともに、コマンドをシーケンサ１５に転送する。また、レジスタ１４は、コマンドに基づいて実行されるシーケンスを制御するための各種テーブルを保持する。

シーケンサ１５は、コマンドを受信し、レジスタ１４の各種テーブルを参照する。そして、シーケンサ１５は、各種テーブルに示される情報に従って、半導体記憶装置１００の全体を制御する。

電圧生成回路１６は、シーケンサ１５の制御に従ってデータの書き込み、読み出し、および消去等の動作に必要な電圧を生成する。電圧生成回路１６は、生成した電圧をロウデコーダ１７およびセンスアンプ１８に供給する。電圧生成回路１６は、昇圧回路１６Ａを備える。昇圧回路１６Ａは電圧を昇圧し、この昇圧された電圧が書き込み、読み出し、および消去等の動作に用いられる。昇圧回路１６Ａの詳細については、図３を用いて後述する。

ロウデコーダ１７は、レジスタ１４からロウアドレスを受信し、ロウアドレスに基づいてメモリセルアレイ１０内のワード線ＷＬを選択する。そして、ロウデコーダ１７は、選択されたワード線ＷＬに電圧生成回路１６からの電圧を供給する。

センスアンプ１８は、メモリセルアレイ１０内のビット線ＢＬを介してメモリセルＭＣのデータを読み出したり、ビット線ＢＬを介してメモリセルアレイ１０内のメモリセルＭＣにデータを書き込んだりする。センスアンプ１８は図示せぬデータラッチを含み、データラッチは書き込みデータおよび読み出しデータを一時的に記憶する。センスアンプ１８は、レジスタ１４からカラムアドレスを受信し、カラムアドレスに基づいてデータラッチのデータを入出力回路１１に出力する。

図３は、実施形態に係る昇圧回路１６Ａを示す図である。

図３に示すように、昇圧回路１６Ａは、クロック生成回路２０およびチャージポンプ３０を備える。

チャージポンプ３０は、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４およびキャパシタＣ１〜Ｃ４およびを含む。なお、チャージポンプ３０におけるＮＭＯＳトランジスタおよびキャパシタの数は、これに限らない。

ＮＭＯＳトランジスタＮＭ１〜ＮＭ４はそれぞれ、ダイオード接続され、ダイオードとして機能する。ＮＭＯＳトランジスタＮＭ１〜ＮＭ４は、その電流経路が順に直列接続される。

キャパシタＣ１〜Ｃ４の一端はそれぞれ、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４の一端のそれぞれに電気的に接続される。キャパシタＣ１，Ｃ３の他端にはクロック信号ＣＬＫ＿ＯＵＴが供給され、キャパシタＣ２，Ｃ４の他端にはクロック信号／ＣＬＫ＿ＯＵＴが供給される。

ＮＭＯＳトランジスタＮＭ１の一端には、電圧ＶＳＵＰ２（例えば電源電圧ＶＤＤ）が供給（入力）される。そして、クロック信号ＣＬＫ＿ＯＵＴ，／ＣＬＫ＿ＯＵＴによって、キャパシタＣ１〜Ｃ４は充放電を繰り返す。その結果、電圧ＶＳＵＰ２よりも大きい出力電圧ＶＯＵＴが生成され、ＮＭＯＳトランジスタＮＭ４の他端に出力電圧ＶＯＵＴが転送（出力）される。

クロック信号生成回路２０は、第１クロック信号生成回路２１、第２クロック信号生成回路２２、およびＰＭＯＳトランジスタＰＭ１を備える。第１クロック信号生成回路２１では、クロック信号／ＣＬＫが入力され、クロック信号ＣＬＫ＿ＯＵＴが出力される。第２クロック信号生成回路２２では、クロック信号ＣＬＫが入力され、クロック信号／ＣＬＫ＿ＯＵＴが出力される。ここで、クロック信号／ＣＬＫはクロック信号ＣＬＫの反転信号であり、クロック信号／ＣＬＫ＿ＯＵＴはクロック信号ＣＬＫ＿ＯＵＴの反転信号である。

第１クロック信号生成回路２１は、インバータＩＮＶ１，ＩＮＶ２およびＮＭＯＳトランジスタＮＭ５を含む。

インバータＩＮＶ１の入力端子はインバータＩＮＶ３の出力端子に電気的に接続され、インバータＩＮＶ１の入力端子にはクロック信号／ＣＬＫが供給される。また、インバータＩＮＶ１の電源端子はノードＮ１に電気的に接続され、インバータＩＮＶ１の電源端子には電圧ＶＩＮＴ（例えば電源電圧ＶＤＤ）が供給される。インバータＩＮＶ１の出力端子には、クロック信号ＣＬＫが出力される。

インバータＩＮＶ２の入力端子はインバータＩＮＶ１の出力端子に電気的に接続され、インバータＩＮＶ２の入力端子にはクロック信号ＣＬＫが供給される。また、インバータＩＮＶ２の電源端子はノードＮ２に電気的に接続され、インバータＩＮＶ２の電源端子には電圧ＶＳＵＰ１が供給される。インバータＩＮＶ２の出力端子はノードＮ３に電気的に接続され、ノードＮ３にはクロック信号ＣＬＫ＿ＯＵＴが出力される。

ＮＭＯＳトランジスタＮＭ５の一端はノードＮ２に電気的に接続され、他端はノードＮ３に電気的に接続され、ゲートにはクロック信号／ＣＬＫが供給される。

第２クロック信号生成回路２２は、インバータＩＮＶ３，ＩＮＶ４およびＮＭＯＳトランジスタＮＭ６を含む。

インバータＩＮＶ３の入力端子にはクロック信号ＣＬＫが供給される。また、インバータＩＮＶ３の電源端子はノードＮ１に電気的に接続され、インバータＩＮＶ３の電源端子には電圧ＶＩＮＴが供給される。インバータＩＮＶ３の出力端子には、クロック信号／ＣＬＫが出力される。

インバータＩＮＶ４の入力端子はインバータＩＮＶ３の出力端子に電気的に接続され、インバータＩＮＶ４の入力端子にはクロック信号／ＣＬＫが供給される。また、インバータＩＮＶ４の電源端子はノードＮ２に電気的に接続され、インバータＩＮＶ４の電源端子には電圧ＶＳＵＰ１が供給される。インバータＩＮＶ４の出力端子はノードＮ４に電気的に接続され、ノードＮ４にはクロック信号／ＣＬＫ＿ＯＵＴが出力される。

ＮＭＯＳトランジスタＮＭ６の一端はノードＮ２に電気的に接続され、他端はノードＮ４に電気的に接続され、ゲートにはクロック信号ＣＬＫが供給される。

ＰＭＯＳトランジスタＰＭ１の一端はノードＮ１に電気的に接続され、ＰＭＯＳトランジスタＰＭ１の一端には電圧ＶＩＮＴが供給される。ＰＭＯＳトランジスタＰＭ１のゲートには、信号ＦＢが供給される。信号ＦＢは、出力電圧ＶＯＵＴに基づく信号である。より具体的には、出力電圧ＶＯＵＴが小さい時は、信号ＦＢとして低い電圧、例えば電圧ＶＳＳが供給される。つまり、ノードＮ１にはほぼ電圧ＶＩＮＴが転送される。一方、電圧ＶＯＵＴが所定の電圧(電圧ＶＳＥＴ)に近い時は、信号ＦＢとしてより大きな電圧が供給される。つまり、ノードＮ１には、電圧ＶＩＮＴより低い電圧が転送される。

図４は実施形態に係る昇圧回路１６Ａにおける第１クロック信号生成回路２１を示す図であり、図５は実施形態に係る昇圧回路１６Ａにおける第２クロック信号生成回路２２を示す図である。

図４に示すように、第１クロック信号生成回路２１におけるインバータＩＮＶ１はＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ７を含む。

ＰＭＯＳトランジスタＰＭ２の一端はインバータＩＮＶ１の電源端子であり、ＰＭＯＳトランジスタＰＭ２の一端には電圧ＶＩＮＴが供給される。ＰＭＯＳトランジスタＰＭ２の他端は、ＮＭＯＳトランジスタＮＭ７の一端に電気的に接続される。ＮＭＯＳトランジスタＮＭ７の他端はインバータＩＮＶ１の接地端子であり、ＮＭＯＳトランジスタＮＭ７の他端には接地電圧ＶＳＳが供給される。ＰＭＯＳトランジスタＰＭ２のゲートは、ＮＭＯＳトランジスタＮＭ７のゲートに電気的に接続される。

ＰＭＯＳトランジスタＰＭ２のゲートおよびＮＭＯＳトランジスタＮＭ７のゲートはインバータＩＮＶ１の入力端子であり、ＰＭＯＳトランジスタＰＭ２のゲートおよびＮＭＯＳトランジスタＮＭ７のゲートにはクロック信号／ＣＬＫが供給される。また、ＰＭＯＳトランジスタＰＭ２の他端およびＮＭＯＳトランジスタＮＭ７の一端はインバータＩＮＶ１の出力端子であり、ＰＭＯＳトランジスタＰＭ２の他端およびＮＭＯＳトランジスタＮＭ７の一端にはクロック信号ＣＬＫが出力される。

一方、第１クロック信号生成回路２１におけるインバータＩＮＶ２は、ＰＭＯＳトランジスタＰＭ３およびＮＭＯＳトランジスタＮＭ８を含む。

ＰＭＯＳトランジスタＰＭ３の一端はインバータＩＮＶ２の電源端子であり、ＰＭＯＳトランジスタＰＭ３の一端には電圧ＶＳＵＰ１が供給される。ＰＭＯＳトランジスタＰＭ３の他端は、ＮＭＯＳトランジスタＮＭ８の一端に電気的に接続される。ＮＭＯＳトランジスタＮＭ８の他端はインバータＩＮＶ２の接地端子であり、ＮＭＯＳトランジスタＮＭ８の他端には接地電圧ＶＳＳが供給される。ＰＭＯＳトランジスタＰＭ３のゲートは、ＮＭＯＳトランジスタＮＭ８のゲートおよびインバータＩＮＶ１の出力端子に電気的に接続される。ＮＭＯＳトランジスタＮＭ５の一端はＰＭＯＳトランジスタＰＭ３の一端に電気的に接続され、ＮＭＯＳトランジスタＮＭ５の他端はＰＭＯＳトランジスタＰＭ３の他端に電気的に接続される。ＮＭＯＳトランジスタＮＭ５のゲートには、クロック信号／ＣＬＫが供給される。

ＰＭＯＳトランジスタＰＭ３のゲートおよびＮＭＯＳトランジスタＮＭ８のゲートはインバータＩＮＶ２の入力端子であり、ＰＭＯＳトランジスタＰＭ３のゲートおよびＮＭＯＳトランジスタＮＭ８のゲートにはクロック信号ＣＬＫが供給される。また、ＰＭＯＳトランジスタＰＭ３の他端、ＮＭＯＳトランジスタＮＭ８の一端、およびＮＭＯＳトランジスタＮＭ５の他端はインバータＩＮＶ２の出力端子であり、ＰＭＯＳトランジスタＰＭ３の他端、ＮＭＯＳトランジスタＮＭ８の一端、およびＮＭＯＳトランジスタＮＭ５の他端にはクロック信号ＣＬＫ＿ＯＵＴが出力される。

図５に示すように、第２クロック信号生成回路２２におけるインバータＩＮＶ３はＰＭＯＳトランジスタＰＭ４およびＮＭＯＳトランジスタＮＭ９を含む。

ＰＭＯＳトランジスタＰＭ４の一端はインバータＩＮＶ３の電源端子であり、ＰＭＯＳトランジスタＰＭ４の一端には電圧ＶＩＮＴが供給される。ＰＭＯＳトランジスタＰＭ４の他端は、ＮＭＯＳトランジスタＮＭ９の一端に電気的に接続される。ＮＭＯＳトランジスタＮＭ９の他端はインバータＩＮＶ３の接地端子であり、ＮＭＯＳトランジスタＮＭ９の他端には接地電圧ＶＳＳが供給される。ＰＭＯＳトランジスタＰＭ４のゲートは、ＮＭＯＳトランジスタＮＭ９のゲートに電気的に接続される。

ＰＭＯＳトランジスタＰＭ４のゲートおよびＮＭＯＳトランジスタＮＭ９のゲートはインバータＩＮＶ３の入力端子であり、ＰＭＯＳトランジスタＰＭ４のゲートおよびＮＭＯＳトランジスタＮＭ９のゲートにはクロック信号ＣＬＫが供給される。また、ＰＭＯＳトランジスタＰＭ４の他端およびＮＭＯＳトランジスタＮＭ９の一端はインバータＩＮＶ３の出力端子であり、ＰＭＯＳトランジスタＰＭ４の他端およびＮＭＯＳトランジスタＮＭ９の一端にはクロック信号／ＣＬＫが出力される。

一方、第２クロック信号生成回路２２におけるインバータＩＮＶ４は、ＰＭＯＳトランジスタＰＭ５およびＮＭＯＳトランジスタＮＭ１０を含む。

ＰＭＯＳトランジスタＰＭ５の一端はインバータＩＮＶ４の電源端子であり、ＰＭＯＳトランジスタＰＭ５の一端には電圧ＶＳＵＰ１が供給される。ＰＭＯＳトランジスタＰＭ５の他端は、ＮＭＯＳトランジスタＮＭ１０の一端に電気的に接続される。ＮＭＯＳトランジスタＮＭ１０の他端はインバータＩＮＶ４の接地端子であり、ＮＭＯＳトランジスタＮＭ１０の他端には接地電圧ＶＳＳが供給される。ＰＭＯＳトランジスタＰＭ５のゲートは、ＮＭＯＳトランジスタＮＭ１０のゲートおよびインバータＩＮＶ３の出力端子に電気的に接続される。ＮＭＯＳトランジスタＮＭ６の一端はＰＭＯＳトランジスタＰＭ５の一端に電気的に接続され、ＮＭＯＳトランジスタＮＭ６の他端はＰＭＯＳトランジスタＰＭ５の他端に電気的に接続される。ＮＭＯＳトランジスタＮＭ６のゲートには、クロック信号ＣＬＫが供給される。

ＰＭＯＳトランジスタＰＭ５のゲートおよびＮＭＯＳトランジスタＮＭ１０のゲートはインバータＩＮＶ４の入力端子であり、ＰＭＯＳトランジスタＰＭ５のゲートおよびＮＭＯＳトランジスタＮＭ１０のゲートにはクロック信号／ＣＬＫが供給される。また、ＰＭＯＳトランジスタＰＭ５の他端、ＮＭＯＳトランジスタＮＭ１０の一端、およびＮＭＯＳトランジスタＮＭ６の他端はインバータＩＮＶ４の出力端子であり、ＰＭＯＳトランジスタＰＭ５の他端、ＮＭＯＳトランジスタＮＭ１０の一端、およびＮＭＯＳトランジスタＮＭ６の他端にはクロック信号／ＣＬＫ＿ＯＵＴが出力される。

［実施形態における動作例］
図６は、実施形態に係る昇圧回路１６Ａにおける動作を示すタイミングチャートである。図６では、出力電圧ＶＯＵＴ、電圧ＶＳＵＰ１、および信号ＣＬＫ＿ＯＵＴ，ＣＬＫ，ＦＢの電圧レベルを示している。昇圧回路１６Ａは、信号ＣＬＫ＿ＯＵＴを上昇させることで出力電圧ＶＯＵＴの昇圧能力を上げ、信号ＣＬＫ＿ＯＵＴを下降させることで出力電圧ＶＯＵＴの昇圧能力を下げる。信号ＣＬＫ＿ＯＵＴは、電圧ＶＳＵＰ１によって律速される。以下に、動作の詳細について示す。

まず、時刻Ｔ１−Ｔ３において出力電圧ＶＯＵＴを昇圧させる一例を説明する。

図６に示すように、時刻Ｔ１において、電圧ＶＳＵＰ１が電圧ＶＨまで上昇する。電圧ＶＳＵＰ１は、出力電圧ＶＯＵＴのレベルに基づいた信号ＦＢによって図３のＰＭＯＳトランジスタＰＭ１の転送し得る電圧を上げることで、調整される。電圧ＶＨは、ＰＭＯＳトランジスタＰＭ１のゲートに信号ＦＢとして電圧ＶＳＳが供給されることで転送される電圧であり、電圧ＶＩＮＴ（例えば、外部から半導体記憶装置１００に供給される電源電圧ＶＤＤ）である。このＰＭＯＳトランジスタＰＭ１の電圧転送の制御は、ＰＭＯＳトランジスタＰＭ１のゲートに供給される信号ＦＢによって行われる。信号ＦＢは、例えば出力電圧ＶＯＵＴを抵抗分割して検知することでアナログフィードバックされる信号である。このとき、クロック信号ＣＬＫの「Ｌ（Low）」レベルに同期して、図４のＰＭＯＳトランジスタＰＭ３がオンする。これにより、ＰＭＯＳトランジスタＰＭ３は、ノードＮ２からノードＮ３に電圧ＶＳＵＰ１と同じ電圧（電圧ＶＨ）を転送する。すなわち、クロック信号ＣＬＫ＿ＯＵＴは、クロック信号ＣＬＫの「Ｌ」レベルに同期して電圧ＶＨに上昇する。このクロック信号ＣＬＫ＿ＯＵＴによって、出力電圧ＶＯＵＴは昇圧される。

次に、時刻Ｔ２において、出力電圧ＶＯＵＴが所望の電圧Ｖｓｅｔ付近まで昇圧されると、ＰＭＯＳトランジスタＰＭ１のゲートに信号ＦＢの電圧が上昇する。これにより、ＰＭＯＳトランジスタＰＭ１の転送し得る電圧が下がり、電圧ＶＳＵＰ１は下降する。そして、クロック信号ＣＬＫ＿ＯＵＴは、クロック信号ＣＬＫの「Ｌ」レベルに同期して電圧ＶＳＵＰ１と同じ電圧に下降する。これにより、出力電圧ＶＯＵＴの昇圧速度は小さくなる。

次に、時刻Ｔ３において、出力電圧ＶＯＵＴが所望の電圧Ｖｓｅｔまで昇圧されると、ＰＭＯＳトランジスタＰＭ１のゲートに信号ＦＢとして電圧ＶＭが供給される（ＶＳＳ＜ＶＭ＜ＶＤＤ）。これにより、ＰＭＯＳトランジスタＰＭ１は電圧ＶＬ（＜ＶＨ）を転送し、電圧ＶＳＵＰ１が電圧ＶＬになる。そして、クロック信号ＣＬＫ＿ＯＵＴは、クロック信号ＣＬＫの「Ｌ」レベルに同期して電圧ＶＳＵＰ１と同じ電圧（電圧ＶＬ）になる。その結果、出力電圧ＶＯＵＴは、電圧Ｖｓｅｔに維持される。すなわち、電圧ＶＬによる昇圧レベルは、電圧Ｖｓｅｔを出力する際の負荷と釣り合うレベルである。

次に、時刻Ｔ４以降において、ノイズ等の負荷により出力電圧ＶＯＵＴが下降した場合に出力電圧ＶＯＵＴを再度昇圧させる一例を説明する。

時刻Ｔ４において、出力電圧ＶＯＵＴがノイズ等によって下降した場合、出力電圧ＶＯＵＴの下降が検知される。そして、ＰＭＯＳトランジスタＰＭ１のゲートに、信号ＦＢとして電圧ＶＳＳが供給される。これにより、ＰＭＯＳトランジスタＰＭ１は電圧ＶＨを転送し、電圧ＶＳＵＰ１が電圧ＶＨまで上昇する。これにより、クロック信号ＣＬＫ＿ＯＵＴはクロック信号ＣＬＫの「Ｌ」レベルに同期して電圧ＶＨに上昇し、出力電圧ＶＯＵＴは昇圧される。なお、電圧ＶＳＵＰ１は、電圧ＶＨまで上昇しなくてもよく、電圧ＶＬ以上電圧ＶＨ以下の間で変動する。

次に、時刻Ｔ５において、出力電圧ＶＯＵＴが所望の電圧Ｖｓｅｔ付近まで昇圧されると、ＰＭＯＳトランジスタＰＭ１のゲートに信号ＦＢの電圧が上昇する。これにより、ＰＭＯＳトランジスタＰＭ１の転送し得る電圧が下がり、電圧ＶＳＵＰ１は下降する。そして、クロック信号ＣＬＫ＿ＯＵＴは、クロック信号ＣＬＫの「Ｌ」レベルに同期して電圧ＶＳＵＰ１と同じ電圧に下降する。これにより、出力電圧ＶＯＵＴの昇圧速度は小さくなる。

その後、時刻Ｔ６において、出力電圧ＶＯＵＴが所望の電圧Ｖｓｅｔまで昇圧されると、ＰＭＯＳトランジスタＰＭ１のゲートに信号ＦＢとして電圧ＶＭが供給される。これにより、ＰＭＯＳトランジスタＰＭ１は電圧ＶＬを転送し、電圧ＶＳＵＰ１が電圧ＶＬになる。そして、クロック信号ＣＬＫ＿ＯＵＴは、クロック信号ＣＬＫの「Ｌ」レベルに同期して電圧ＶＳＵＰ１と同じ電圧（電圧ＶＬ）になる。その結果、出力電圧ＶＯＵＴは電圧Ｖｓｅｔに維持される。

なお、図６では、クロック信号ＣＬＫ，ＣＬＫ＿ＯＵＴ（図４）について説明したが、これらの反転信号であるクロック信号／ＣＬＫ，／ＣＬＫ＿ＯＵＴ（図５）についてもクロック信号ＣＬＫ，ＣＬＫ＿ＯＵＴの反転信号である以外、上記と同様である。

図７は、実施形態に係る昇圧回路１６Ａにおける、時間と共に電圧ＶＳＵＰ１が低下する場合のクロック信号ＣＬＫ＿ＯＵＴを示すタイミングチャートである。図８は、図７の電圧ＶＳＵＰ１の絶対値が閾値電圧Ｖｔｐの絶対値より小さい場合の回路動作例を示す図である。ここで、閾値電圧Ｖｔｐは、ＰＭＯＳトランジスタＰＭ３の閾値電圧である。

図７に示すように、ノードＮ２に電圧ＶＳＵＰ１として閾値電圧Ｖｔｐの絶対値以上の電圧が印加される場合、クロック信号ＣＬＫが「Ｌ」レベルのときにＰＭＯＳトランジスタＰＭ３のゲート・ソース間電圧Ｖｇｓ（ＶＳＳ−ＶＳＵＰ１）の絶対値が閾値電圧Ｖｔｐの絶対値以上となる。これにより、ＰＭＯＳトランジスタＰＭ３は、オン状態となり、ノードＮ２の電圧ＶＳＵＰ１を転送する。その結果、ノードＮ３に電圧ＶＳＵＰ１と同じ電圧の信号ＣＬＫ＿ＯＵＴが出力される。

なお、このとき、クロック信号／ＣＬＫの「Ｈ（High）」レベル（電圧ＶＤＤ）に同期して（クロック信号ＣＬＫの「Ｌ」レベルに同期して）、ＮＭＯＳトランジスタＮＭ５がオン状態となる。これにより、ＮＭＯＳトランジスタＮＭ５は、ＰＭＯＳトランジスタＰＭ３と同様、ノードＮ２の電圧ＶＳＵＰ１を転送し、ノードＮ３に電圧ＶＳＵＰ１と同じ電圧の信号ＣＬＫ＿ＯＵＴを出力する。

一方、図７および図８に示すように、ノードＮ２に電圧ＶＳＵＰ１として閾値電圧Ｖｔｐの絶対値よりも小さい電圧が印加される場合、クロック信号ＣＬＫが「Ｌ」レベルであってもＰＭＯＳトランジスタＰＭ３がオフする。これは、ＰＭＯＳトランジスタＰＭ３のゲート・ソース間電圧Ｖｇｓ（ＶＳＳ−ＶＳＵＰ１）の絶対値が閾値電圧Ｖｔｐの絶対値よりも小さいためである。

しかし、ノードＮ２に電圧ＶＳＵＰ１として閾値電圧Ｖｔｐの絶対値よりも小さい電圧が印加される場合、クロック信号／ＣＬＫの「Ｈ」レベルに同期して（クロック信号ＣＬＫが「Ｌ」レベルに同期して）、ＮＭＯＳトランジスタＮＭ５がオンする。これは、ＮＭＯＳトランジスタＮＭ５のゲート・ソース間電圧Ｖｇｓ（ＶＤＤ−ＣＬＫ＿ＯＵＴ）の絶対値が電圧Ｖｔｎ（ＮＭＯＳトランジスタＮＭ５の閾値電圧）の絶対値以上に設定されているためである。これにより、ＮＭＯＳトランジスタＮＭ５は、ノードＮ２の電圧ＶＳＵＰ１を転送して、ノードＮ３に電圧ＶＳＵＰ１と同じ電圧の信号ＣＬＫ＿ＯＵＴを出力する。

なお、図７および図８では、第１クロック信号制御回路２１について説明したが、第２クロック信号制御回路２２についても同様である。すなわち、第２クロック信号制御回路２２では、ＮＭＯＳトランジスタＮＭ６が設けられる。これにより、電圧ＶＳＵＰ１がＰＭＯＳトランジスタＰＭ５の閾値電圧Ｖｔｐの絶対値よりも小さくなった場合、ＮＭＯＳトランジスタＮＭ６によってノードＮ２の電圧ＶＳＵＰ１を転送される。すなわち、ノードＮ４に、電圧ＶＳＵＰ１と同じ電圧の信号／ＣＬＫ＿ＯＵＴが出力される。

［実施形態における効果］
通常、昇圧回路で生成された電圧には、クロック信号の影響により出力時にノイズ（リップル）が生じる。この出力電圧のリップルは、書き込み／読み出し特性およびリーク検知動作等に影響を与えてしまう。

リップルの抑制の方法として、出力電圧に対してＲＣフィルタが使用される。しかし、ＲＣフィルタが使用される場合、長周期（低周波数）のリップルが生じるほど、ＲＣフィルタ内の抵抗とキャパシタとを大きくする必要がある。実際、出力電圧は、昇圧時に数十ＭＨｚ（高周波数）で出力されるが、安定時には数ＭＨｚ（低周波数）で出力される。したがって、出力電圧の安定時のリップルは数ＭＨｚ（低周波数、すなわち長周期）になるため、ＲＣフィルタの面積は拡大してしまう。

これに対し、図９に示すように、比較例における昇圧回路では、本実施形態と異なり、第１クロック信号制御回路２１におけるＮＭＯＳトランジスタＮＭ５（および第２クロック信号制御回路２２におけるＮＭＯＳトランジスタＮＭ６）が設けられていない。比較例における昇圧回路は、電圧ＶＳＵＰ１を小さくしてクロック信号ＣＬＫ＿ＯＵＴ（／ＣＬＫ＿ＯＵＴ）の振幅（電圧レベル）を小さくする。出力電圧ＶＯＵＴの周期は、クロック信号ＣＬＫ＿ＯＵＴ（／ＣＬＫ＿ＯＵＴ）の振幅に依存する。このため、クロック信号ＣＬＫ＿ＯＵＴ（／ＣＬＫ＿ＯＵＴ）の振幅を小さくすることで、出力電圧ＶＯＵＴを短周期にすることができる。すなわち、出力電圧ＶＯＵＴのリップルも短周期となる。その結果、ＲＣフィルタの面積拡大を抑え、回路面積の拡大を抑えることができる。また、クロック信号ＣＬＫ＿ＯＵＴ（／ＣＬＫ＿ＯＵＴ）の振幅を小さくすることで、出力電圧ＶＯＵＴの振幅および出力電圧のリップルの振幅自体も小さくなる。その結果、ＲＣフィルタが不要となる場合もある。

しかしながら、比較例において、広範囲の出力電圧ＶＯＵＴが必要な場合、以下の問題が生じる。出力電圧ＶＯＵＴが小さい場合、その出力電圧ＶＯＵＴを維持しつつリップルを小さくするためにクロック信号ＣＬＫ＿ＯＵＴ（／ＣＬＫ＿ＯＵＴ）の電圧、すなわち電圧ＶＳＵＰ１をより小さくする必要がある。比較例では、電圧ＶＳＵＰ１を小さくしすぎると、インバータＩＮＶ２が正常に動作しない。より具体的には、図１０に示すように、電圧ＶＳＵＰ１がＰＭＯＳトランジスタＰＭ３の閾値電圧Ｖｔｐの絶対値よりも小さくなった場合、ＰＭＯＳトランジスタＰＭ３がオフしてしまう。このため、ノードＮ２の電圧ＶＳＵＰ１が転送されず、ノードＮ３の信号ＣＬＫ＿ＯＵＴの電圧が下がってしまう。同様に、インバータＩＮＶ４が正常に動作せず、ノードＮ４の信号／ＣＬＫ＿ＯＵＴの電圧が下がってしまう。その結果、チャージポンプによって、昇圧ができなくなり、所望の出力電圧ＶＯＵＴを維持しつつリップルを小さくすることができなくなる。

これに対し、本実施形態によれば、第１クロック信号制御回路２１におけるＮＭＯＳトランジスタＮＭ５が設けられる。これにより、電圧ＶＳＵＰ１がＰＭＯＳトランジスタＰＭ３の閾値電圧Ｖｔｐの絶対値よりも小さくなった場合であっても、ＮＭＯＳトランジスタＮＭ５によってノードＮ２の電圧ＶＳＵＰ１を転送することができる。すなわち、ノードＮ３に電圧ＶＳＵＰ１と同じ電圧の信号ＣＬＫ＿ＯＵＴが出力される。

同様に、第２クロック信号制御回路２２におけるＮＭＯＳトランジスタＮＭ６が設けられる。これにより、電圧ＶＳＵＰ１がＰＭＯＳトランジスタＰＭ５の閾値電圧Ｖｔｐの絶対値よりも小さくなった場合であっても、ＮＭＯＳトランジスタＮＭ６によってノードＮ２の電圧ＶＳＵＰ１を転送することができる。すなわち、ノードＮ４に電圧ＶＳＵＰ１と同じ電圧の信号／ＣＬＫ＿ＯＵＴが出力される。

したがって、本実施形態によれば、広範囲の出力電圧ＶＯＵＴ（特に、小さい出力電圧ＶＯＵＴ）の場合であっても、所望の出力電圧ＶＯＵＴを維持しつつリップルを小さくすることができなくなる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１６Ａ…昇圧回路、２０…クロック制御回路、第１クロック制御回路…２１、第２クロック制御回路…２２、ＰＭ１〜ＰＭ５…ＰＭＯＳトランジスタ、ＮＭ１〜１０…ＮＭＯＳトランジスタ。

Claims

第１導電型の第１トランジスタと、
一端が前記第１トランジスタの一端に接続され、他端に第１電圧が供給され、ゲートが前記第１トランジスタのゲートに接続された前記第１導電型と異なる第２導電型の第２トランジスタと、
一端が前記第１トランジスタの一端に接続され、他端が前記第１トランジスタの他端に接続された前記第２導電型の第３トランジスタと、
一端が前記第１トランジスタの他端に接続され、他端に前記第１電圧よりも大きい第２電圧が供給される前記第１導電型の第４トランジスタと、
を具備する昇圧回路。
前記第１トランジスタおよび前記第２トランジスタのゲートに第１信号が供給され、前記第３トランジスタのゲートに前記第１信号の反転信号である第２信号が供給される請求項１の昇圧回路。
前記第１トランジスタの他端に前記第１トランジスタの閾値電圧の絶対値よりも小さい絶対値を有する第３電圧が印加される場合、前記第１トランジスタの一端に前記第３電圧が印加される請求項１の昇圧回路。
一端が前記第４トランジスタの一端に接続された前記第１導電型の第５トランジスタと、
一端が前記第５トランジスタの他端に接続され、他端に前記第１電圧が供給され、ゲートが前記第５トランジスタのゲートに接続された前記第２導電型の第６トランジスタと、
一端が前記第５トランジスタの他端に接続され、他端が前記第５トランジスタの一端に接続された前記第２導電型の第７トランジスタと、
をさらに具備する請求項１の昇圧回路。
前記第１トランジスタ、前記第２トランジスタ、および前記第７トランジスタのゲートに第１信号が供給され、前記第３トランジスタ、前記第５トランジスタ、および前記第６トランジスタのゲートに前記第１信号の反転信号である第２信号が供給される請求項４の昇圧回路。
前記第５トランジスタの一端に前記第５トランジスタの閾値電圧の絶対値よりも小さい絶対値を有する前記第３電圧が印加される場合、前記第５トランジスタの他端に前記第３電圧が印加される請求項４の昇圧回路。
第１導電型の第１トランジスタと、
一端が前記第１トランジスタの一端に接続され、他端に第１電圧が供給され、ゲートが前記第１トランジスタのゲートに接続された前記第１導電型と異なる第２導電型の第２トランジスタと、
一端が前記第１トランジスタの他端に接続され、他端に前記第１電圧よりも大きい第２電圧が供給される前記第１導電型の第３トランジスタと、
を具備し、
前記第１トランジスタの他端に前記第１トランジスタの閾値電圧の絶対値よりも小さい絶対値を有する第３電圧が印加される場合、前記第１トランジスタの一端に前記第３電圧が印加される
昇圧回路。
一端が前記第３トランジスタの一端に接続される前記第１導電型の第４トランジスタと、
一端が前記第４トランジスタの他端に接続され、他端に前記第１電圧が供給され、ゲートが前記第４トランジスタのゲートに接続された前記第２導電型の第５トランジスタと、
をさらに具備し、
前記第４トランジスタの一端に前記第４トランジスタの閾値電圧の絶対値よりも小さい絶対値を有する前記第３電圧が印加される場合、前記第４トランジスタの他端に前記第３電圧が印加される
請求項７の昇圧回路。
前記第１トランジスタおよび前記第２トランジスタのゲートに第１信号が供給され、前記第４トランジスタおよび前記第５トランジスタのゲートに前記第１信号の反転信号である第２信号が供給される請求項８の昇圧回路。