JP2830593B2 - 昇圧回路 - Google Patents
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
Description
【０００１】
【産業上の利用分野】本発明は、昇圧回路に関し、特
に、例えば不揮発性半導体記憶集積回路などのような、
電源電圧以上の電圧を必要とする回路を含む半導体集積
回路に搭載される昇圧回路に関する。
に、例えば不揮発性半導体記憶集積回路などのような、
電源電圧以上の電圧を必要とする回路を含む半導体集積
回路に搭載される昇圧回路に関する。
【０００２】
【従来の技術】電気的に記憶内容が可変な不揮発性半導
体記憶集積回路においては、半導体記憶装置の記憶内容
を変更するのに、通常用いている電源電圧、たとえば５
Ｖよりも高い１０Ｖから２５Ｖ程度の高電圧を用いてい
る。このような高電圧に耐えるように、ＭＯＳ型半導体
装置のドレイン拡散層の不純物のプロファイルを最適化
したり、ゲート酸化膜の膜厚を通常の電源電圧で動作す
る半導体装置のゲート酸化膜よりも厚くするということ
が行なわれている。
体記憶集積回路においては、半導体記憶装置の記憶内容
を変更するのに、通常用いている電源電圧、たとえば５
Ｖよりも高い１０Ｖから２５Ｖ程度の高電圧を用いてい
る。このような高電圧に耐えるように、ＭＯＳ型半導体
装置のドレイン拡散層の不純物のプロファイルを最適化
したり、ゲート酸化膜の膜厚を通常の電源電圧で動作す
る半導体装置のゲート酸化膜よりも厚くするということ
が行なわれている。
【０００３】一方、シリコン基板を熱酸化法により、酸
化することにより得られる酸化膜に電界の印加時間に依
存して酸化膜の破壊（以下Ｔｉｍｅ−Ｄｅｐｅｎｄｅｎ
ｔＤｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎの頭文字
をとってＴＤＤＢと記す）が起こることが知られてい
る。このＴＤＤＢについては、〔ＩＥ３ ＴＲＡＮＳＡ
ＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
Ｓ，ＶＯＬ．ＥＤ−３２，ＮＯ．２，Ｆｅｂ，１９８５
Ｐ４２３〜Ｐ４２８〕に記述されている。以下前記文
献をもとにＴＤＤＢについて説明する。
化することにより得られる酸化膜に電界の印加時間に依
存して酸化膜の破壊（以下Ｔｉｍｅ−Ｄｅｐｅｎｄｅｎ
ｔＤｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎの頭文字
をとってＴＤＤＢと記す）が起こることが知られてい
る。このＴＤＤＢについては、〔ＩＥ３ ＴＲＡＮＳＡ
ＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
Ｓ，ＶＯＬ．ＥＤ−３２，ＮＯ．２，Ｆｅｂ，１９８５
Ｐ４２３〜Ｐ４２８〕に記述されている。以下前記文
献をもとにＴＤＤＢについて説明する。
【０００４】シリコン酸化膜の破壊のモードは、大きく
３つに分類されている。その１つは、酸化膜中に存在す
るピンホールでの電界集中によって起こり、ほぼ酸化膜
に印加される電界が２ＭｅＶ／ｃｍ以下で破壊されてし
まうもの、他の１つは、酸化膜に印加される電界が４Ｍ
ｅＶ／ｃｍから７ＭｅＶ／ｃｍに分布するウィークスポ
ットでの電界集中によって起こり破壊されるもの（以下
Ｂモード破壊と記す）、もう１つは、酸化膜に印加され
る電界が９ＭｅＶ／ｃｍ以上で破壊されるもので、これ
はシリコン酸化膜自身のもつ真性の破壊耐圧である。
３つに分類されている。その１つは、酸化膜中に存在す
るピンホールでの電界集中によって起こり、ほぼ酸化膜
に印加される電界が２ＭｅＶ／ｃｍ以下で破壊されてし
まうもの、他の１つは、酸化膜に印加される電界が４Ｍ
ｅＶ／ｃｍから７ＭｅＶ／ｃｍに分布するウィークスポ
ットでの電界集中によって起こり破壊されるもの（以下
Ｂモード破壊と記す）、もう１つは、酸化膜に印加され
る電界が９ＭｅＶ／ｃｍ以上で破壊されるもので、これ
はシリコン酸化膜自身のもつ真性の破壊耐圧である。
【０００５】半導体集積回路で用いられているゲート酸
化膜は、通常その印加電界が、５ＭｅＶ／ｃｍ以下にな
る範囲で使用されている。前記ゲート酸化膜の印加電界
は、４００オングストロームのゲート酸化膜で、２０Ｖ
の電圧を印加した時、５ＭｅＶ／ｃｍとなる。すなわ
ち、酸化膜のＢモードによる破壊は、４００オングスト
ロームのゲート酸化膜で２０Ｖ程度の電圧を用いる半導
体集積回路は、ある確率で発生し、半導体集積回路に動
作不良を引き起こさせる。このことは、電気的に記憶内
容を変えるために、２０Ｖ程度の高電圧を用いる不揮発
性半導体集積回路の場合には、大きな問題となってい
る。
化膜は、通常その印加電界が、５ＭｅＶ／ｃｍ以下にな
る範囲で使用されている。前記ゲート酸化膜の印加電界
は、４００オングストロームのゲート酸化膜で、２０Ｖ
の電圧を印加した時、５ＭｅＶ／ｃｍとなる。すなわ
ち、酸化膜のＢモードによる破壊は、４００オングスト
ロームのゲート酸化膜で２０Ｖ程度の電圧を用いる半導
体集積回路は、ある確率で発生し、半導体集積回路に動
作不良を引き起こさせる。このことは、電気的に記憶内
容を変えるために、２０Ｖ程度の高電圧を用いる不揮発
性半導体集積回路の場合には、大きな問題となってい
る。
【０００６】図３に、従来の昇圧回路の回路図を示す。
図３を用いて昇圧回路の構成について説明する。Ｎチャ
ネル（ｃｈ）ＭＯＳ半導体装置３０２のゲート端子とド
レイン端子とを電源端子３０１を接続し、Ｎ−ｃｈＭＯ
Ｓ半導体装置３０４のゲート端子とドレイン端子とを接
続し、Ｎ−ｃｈＭＯＳ半導体装置３０４のソース端子と
ドレイン端子とを相互に直列接続し、Ｎ−ｃｈＭＯＳ半
導体装置３０４のゲート端子にコンデンサ３０３の一端
を接続して、昇圧用クロック入力３０７からクロックド
ライバ回路３０５により逆相のクロックをつくり、前記
コンデンサ３０３の他端に前記逆相のクロックを交互に
接続するような構成となっている。
図３を用いて昇圧回路の構成について説明する。Ｎチャ
ネル（ｃｈ）ＭＯＳ半導体装置３０２のゲート端子とド
レイン端子とを電源端子３０１を接続し、Ｎ−ｃｈＭＯ
Ｓ半導体装置３０４のゲート端子とドレイン端子とを接
続し、Ｎ−ｃｈＭＯＳ半導体装置３０４のソース端子と
ドレイン端子とを相互に直列接続し、Ｎ−ｃｈＭＯＳ半
導体装置３０４のゲート端子にコンデンサ３０３の一端
を接続して、昇圧用クロック入力３０７からクロックド
ライバ回路３０５により逆相のクロックをつくり、前記
コンデンサ３０３の他端に前記逆相のクロックを交互に
接続するような構成となっている。
【０００７】図３の昇圧回路の動作は、Ｎ−ｃｈＭＯＳ
半導体装置３０２，３０４がダイオードと同等の動作を
し、一方にのみ電流を流すように動作するので、クロッ
クドライバ３０５によりつくられた逆相のクロックによ
り、Ｎ−ｃｈＭＯＳ半導体装置３０４のソース端子とド
レイン・ゲート端子の電圧の大小が、入れかわり、これ
により昇圧回路出力３０６に向けて電荷が転送され、電
源電圧よりも高い電圧を発生させることができる。この
昇圧回路に用いられるコンデンサ３０３は、最大１０ｐ
Ｆ程度であり、その面積も大きく、その数も昇圧回路の
段数に応じて増加する。コンデンサ３０３の総面積が増
加すれば、Ｂモード不良が生じる確率も高くなる。
半導体装置３０２，３０４がダイオードと同等の動作を
し、一方にのみ電流を流すように動作するので、クロッ
クドライバ３０５によりつくられた逆相のクロックによ
り、Ｎ−ｃｈＭＯＳ半導体装置３０４のソース端子とド
レイン・ゲート端子の電圧の大小が、入れかわり、これ
により昇圧回路出力３０６に向けて電荷が転送され、電
源電圧よりも高い電圧を発生させることができる。この
昇圧回路に用いられるコンデンサ３０３は、最大１０ｐ
Ｆ程度であり、その面積も大きく、その数も昇圧回路の
段数に応じて増加する。コンデンサ３０３の総面積が増
加すれば、Ｂモード不良が生じる確率も高くなる。
【０００８】
【発明が解決しようとする課題】従来の昇圧回路におい
ては、昇圧用のコンデンサ３０３の酸化膜に２０ボルト
程度の電圧がかかり、５ＭｅＶ／ｃｍ程度の電界がかか
ることになり、ある確率でＢモード不良が発生し、コン
デンサ３０３の電極間の酸化膜が破壊され、昇圧回路が
動作しなくなる。
ては、昇圧用のコンデンサ３０３の酸化膜に２０ボルト
程度の電圧がかかり、５ＭｅＶ／ｃｍ程度の電界がかか
ることになり、ある確率でＢモード不良が発生し、コン
デンサ３０３の電極間の酸化膜が破壊され、昇圧回路が
動作しなくなる。
【０００９】いま、図３において、回路が昇圧動作をし
ているとき、昇圧電圧の出力端子３０６に一番近いコン
デンサ３０３のダイオード側の電極には、一例として２
０Ｖ程度の、昇圧電圧に近い高い電圧が印加される。一
方、昇圧電圧出力端子３０６から一番遠い側のコンデン
サ、つまり電源端子３０１に一番近いコンデンサのダイ
オード側の電極には、例えば４Ｖ程度（＝電源電圧−ｎ
ＭＯＳ半導体装置のしきい値電圧）の低い電圧が印加さ
れている。そして、各コンデンサのダイオード側の電極
の電圧は、電源端子３０１側から昇圧電圧出力端子３０
６側に向かって、順次高くなって行く。従って、Ｂモー
ド不良のスクリーニングのために昇圧回路を動作させる
と、コンデンサ３０３の電極間の酸化膜に印加される電
圧はコンデンサ毎に異なり、昇圧電圧出力端子３０６に
一番近いコンデンサはほぼ昇圧電圧に近い高い電圧が印
加されるため、短時間でスクリーニングが可能であるの
に対し、昇圧電圧出力端子から遠い（電源端子３０１に
近い）コンデンサほど印加電圧が低く、その結果、十分
なスクリーニング効果が得られないことになる。
ているとき、昇圧電圧の出力端子３０６に一番近いコン
デンサ３０３のダイオード側の電極には、一例として２
０Ｖ程度の、昇圧電圧に近い高い電圧が印加される。一
方、昇圧電圧出力端子３０６から一番遠い側のコンデン
サ、つまり電源端子３０１に一番近いコンデンサのダイ
オード側の電極には、例えば４Ｖ程度（＝電源電圧−ｎ
ＭＯＳ半導体装置のしきい値電圧）の低い電圧が印加さ
れている。そして、各コンデンサのダイオード側の電極
の電圧は、電源端子３０１側から昇圧電圧出力端子３０
６側に向かって、順次高くなって行く。従って、Ｂモー
ド不良のスクリーニングのために昇圧回路を動作させる
と、コンデンサ３０３の電極間の酸化膜に印加される電
圧はコンデンサ毎に異なり、昇圧電圧出力端子３０６に
一番近いコンデンサはほぼ昇圧電圧に近い高い電圧が印
加されるため、短時間でスクリーニングが可能であるの
に対し、昇圧電圧出力端子から遠い（電源端子３０１に
近い）コンデンサほど印加電圧が低く、その結果、十分
なスクリーニング効果が得られないことになる。
【００１０】また、よく知られているように、スクリー
ニングに要する時間は、コンデンサに印加する電圧が高
い方が短くて済むのであるが、従来の回路では昇圧回路
で発生させる電圧以上の電圧は印加することができず、
通常動作時と同程度の電圧しか印加できないので、スク
リーニングに要する時間も長くかかるという問題点があ
った。
ニングに要する時間は、コンデンサに印加する電圧が高
い方が短くて済むのであるが、従来の回路では昇圧回路
で発生させる電圧以上の電圧は印加することができず、
通常動作時と同程度の電圧しか印加できないので、スク
リーニングに要する時間も長くかかるという問題点があ
った。
【００１１】本発明の目的は、前記問題点を解決し、短
時間で確実なスクリーニングが行えるようにしたテスト
回路を提供することにある。
時間で確実なスクリーニングが行えるようにしたテスト
回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の昇圧回路は、電
源電圧を入力する第１の外部端子と昇圧電圧を出力する
第２の外部端子との間に直列接続された複数のダイオー
ドと、前記ダイオードの各各の直列接続点に個別に割り
当てられ第１電極が前記ダイオードの直列接続点に接続
された複数のコンデンサと、第３の外部端子に入力され
るクロック信号に応じて各各のコンデンサの第２電極
に、隣り合うコンデンサどうしで第２電極が互いに逆相
になるように二値信号を与えるクロック発生手段とを備
える昇圧回路において、外部から前記昇圧電圧より高い
直流電圧を入力するための第４の外部端子と、各各の前
記コンデンサの第１電極に前記第４の外部端子に入力さ
れた直流電圧を外部から入力される二値制御信号に応じ
て一括して接・断するアナログスイッチとを設けたこと
を特徴とする。
源電圧を入力する第１の外部端子と昇圧電圧を出力する
第２の外部端子との間に直列接続された複数のダイオー
ドと、前記ダイオードの各各の直列接続点に個別に割り
当てられ第１電極が前記ダイオードの直列接続点に接続
された複数のコンデンサと、第３の外部端子に入力され
るクロック信号に応じて各各のコンデンサの第２電極
に、隣り合うコンデンサどうしで第２電極が互いに逆相
になるように二値信号を与えるクロック発生手段とを備
える昇圧回路において、外部から前記昇圧電圧より高い
直流電圧を入力するための第４の外部端子と、各各の前
記コンデンサの第１電極に前記第４の外部端子に入力さ
れた直流電圧を外部から入力される二値制御信号に応じ
て一括して接・断するアナログスイッチとを設けたこと
を特徴とする。
【００１３】
【実施例】図１は本発明の第１の実施例の昇圧回路を示
す回路図である。
す回路図である。
【００１４】図１において、本実施例は、１個のＮチャ
ネル（ｃｈ）ＭＯＳ半導体装置１０２と、多数のＮ−ｃ
ｈＭＯＳ半導体装置１０４，１０８と、多数のコンデン
サ１０３と、昇圧用クロック１０７を有し、４個のイン
バータからなるクロックドライバ回路１０５と、昇圧回
路出力１０６の端子と、外部制御信号１１０の端子と、
外部電圧供給端子１０９と、電源端子１０１とを備えて
いる。
ネル（ｃｈ）ＭＯＳ半導体装置１０２と、多数のＮ−ｃ
ｈＭＯＳ半導体装置１０４，１０８と、多数のコンデン
サ１０３と、昇圧用クロック１０７を有し、４個のイン
バータからなるクロックドライバ回路１０５と、昇圧回
路出力１０６の端子と、外部制御信号１１０の端子と、
外部電圧供給端子１０９と、電源端子１０１とを備えて
いる。
【００１５】ここで、Ｎ−ｃｈＭＯＳ半導体装置１０２
のゲート端子とドレイン端子と電源端子１０１とを接続
し、Ｎ−ｃｈＭＯＳ半導体装置１０４のゲート端子とド
レイン端子を接続したものを直列に接続し、コンデンサ
１０３の一端をＮ−ｃｈＭＯＳ半導体装置１０４のゲー
ト端子に接続し、その他端は昇圧用クロック入力１０７
からクロックドライバ回路１０５によりつくられた逆相
のクロックを交互に接続し、さらにＮ−ｃｈＭＯＳ半導
体装置１０４のゲート端子にはＮ−ｃｈＭＯＳ半導体装
置１０８のソース端子が接続され、Ｎ−ｃｈＭＯＳ半導
体装置１０８のドレイン端子は共通接続され、そこに外
部電圧供給端子１０９からスクリーニング用電圧線が接
続される。外部制御信号１１０は本昇圧回路をテストモ
ードへ入れるための信号である。
のゲート端子とドレイン端子と電源端子１０１とを接続
し、Ｎ−ｃｈＭＯＳ半導体装置１０４のゲート端子とド
レイン端子を接続したものを直列に接続し、コンデンサ
１０３の一端をＮ−ｃｈＭＯＳ半導体装置１０４のゲー
ト端子に接続し、その他端は昇圧用クロック入力１０７
からクロックドライバ回路１０５によりつくられた逆相
のクロックを交互に接続し、さらにＮ−ｃｈＭＯＳ半導
体装置１０４のゲート端子にはＮ−ｃｈＭＯＳ半導体装
置１０８のソース端子が接続され、Ｎ−ｃｈＭＯＳ半導
体装置１０８のドレイン端子は共通接続され、そこに外
部電圧供給端子１０９からスクリーニング用電圧線が接
続される。外部制御信号１１０は本昇圧回路をテストモ
ードへ入れるための信号である。
【００１６】次に、本実施例の昇圧回路の動作について
説明する。外部制御信号１１０を論理値Ｈにして、Ｎ−
ｃｈＭＯＳ半導体装置１０８を導通状態にする。コンデ
ンサ１０３の一端には、外部電圧供給端子１０９に与え
られた電圧値からＮ−ｃｈＭＯＳ半導体装置１０８のし
きい値電圧だけ小さい電圧値が、印加される。
説明する。外部制御信号１１０を論理値Ｈにして、Ｎ−
ｃｈＭＯＳ半導体装置１０８を導通状態にする。コンデ
ンサ１０３の一端には、外部電圧供給端子１０９に与え
られた電圧値からＮ−ｃｈＭＯＳ半導体装置１０８のし
きい値電圧だけ小さい電圧値が、印加される。
【００１７】このとき、外部制御信号１１０は、外部電
圧供給端子１０９に与えられた電圧値と同じ値が論理値
のＨとする。外部制御信号１１０の論理値のＨが、外部
電圧供給端子１０９に与えられた電圧値より低い場合に
はコンデンサ１０３の一端に印加される電圧値は、前記
外部制御信号１１０の論理値のＨを表す電圧値よりも、
Ｎ−ｃｈＭＯＳ半導体装置１０８のしきい値電圧の値だ
け小さい値が印加される。
圧供給端子１０９に与えられた電圧値と同じ値が論理値
のＨとする。外部制御信号１１０の論理値のＨが、外部
電圧供給端子１０９に与えられた電圧値より低い場合に
はコンデンサ１０３の一端に印加される電圧値は、前記
外部制御信号１１０の論理値のＨを表す電圧値よりも、
Ｎ−ｃｈＭＯＳ半導体装置１０８のしきい値電圧の値だ
け小さい値が印加される。
【００１８】外部電圧供給端子１０９に与える電圧は、
Ｎ−ｃｈ半導体装置１０２，１０４，１０８の耐圧の許
す範囲で、昇圧回路により昇圧回路のコンデンサ１０３
の一端の各々に生じる電圧値よりも大きい電圧値を印加
することが可能である。このため、Ｂモード不良のスク
リーニング電圧を高く選ぶことが可能である。
Ｎ−ｃｈ半導体装置１０２，１０４，１０８の耐圧の許
す範囲で、昇圧回路により昇圧回路のコンデンサ１０３
の一端の各々に生じる電圧値よりも大きい電圧値を印加
することが可能である。このため、Ｂモード不良のスク
リーニング電圧を高く選ぶことが可能である。
【００１９】図２は本発明の第２の実施例を示す回路図
である。
である。
【００２０】図２において、本実施例は、クロックドラ
イバ回路２０５が、４個のインバータと２個の２入力Ｎ
ＡＮＤゲートからなり、昇圧用クロック入力２０７，制
御信号２１１が入力され、コンデンサ２０３に出力して
いる。半導体装置２０８は、すべての半導体装置２０４
に接続されているわけではない。その他の部分は、図１
と同様である。
イバ回路２０５が、４個のインバータと２個の２入力Ｎ
ＡＮＤゲートからなり、昇圧用クロック入力２０７，制
御信号２１１が入力され、コンデンサ２０３に出力して
いる。半導体装置２０８は、すべての半導体装置２０４
に接続されているわけではない。その他の部分は、図１
と同様である。
【００２１】図４は図２の外部電圧検出回路２１２を詳
細に示した回路図である。
細に示した回路図である。
【００２２】図４において、本外部電圧検出回路は、４
個のＮ−ｃｈＭＯＳ半導体装置４０２と、３個のＰ−ｃ
ｈＭＯＳ半導体装置４０３と、外部電圧供給端子２０９
と、昇圧回路への外部電圧供給線４０５と、制御信号２
１０への信号４０６と、制御信号２１１への信号線４０
４と、電源端子２０１とを備えている。
個のＮ−ｃｈＭＯＳ半導体装置４０２と、３個のＰ−ｃ
ｈＭＯＳ半導体装置４０３と、外部電圧供給端子２０９
と、昇圧回路への外部電圧供給線４０５と、制御信号２
１０への信号４０６と、制御信号２１１への信号線４０
４と、電源端子２０１とを備えている。
【００２３】図２の本実施例の構成は、図１に比べて、
制御信号２１１が加わり、また制御信号２１０，２１１
が外部電圧供給端子２０９に与えられる電圧値がある一
定値を越えたことを検出する外部電圧検出回路２１２に
より発生され、外部からの新たなる制御信号が不用とな
っている点を除いて、図１の構成と同じであり、図１の
各構成物を示す番号の下２桁と対応するように、図２の
各構成物の番号が付されている。
制御信号２１１が加わり、また制御信号２１０，２１１
が外部電圧供給端子２０９に与えられる電圧値がある一
定値を越えたことを検出する外部電圧検出回路２１２に
より発生され、外部からの新たなる制御信号が不用とな
っている点を除いて、図１の構成と同じであり、図１の
各構成物を示す番号の下２桁と対応するように、図２の
各構成物の番号が付されている。
【００２４】本実施例においては、すべてのコンデンサ
２０３に外部供給端子２０９の電圧を印加するのではな
く、実際の昇圧回路の動作において高い電圧が発生し、
コンデンサ２０３に高い電圧が生じる昇圧回路の出力２
０６からある数のみに、Ｎ−ｃｈＭＯＳ半導体装置２０
８を設けるようにしている。Ｎ−ｃｈＭＯＳ半導体装置
２０８を設けるかどうかの判断の基準としては、コンデ
ンサ２０３の絶縁膜に３ＭｅＶ／ｃｍの電界が印加され
るかどうかが適当と考えられる。これにより、素子数を
減らすことができる。
２０３に外部供給端子２０９の電圧を印加するのではな
く、実際の昇圧回路の動作において高い電圧が発生し、
コンデンサ２０３に高い電圧が生じる昇圧回路の出力２
０６からある数のみに、Ｎ−ｃｈＭＯＳ半導体装置２０
８を設けるようにしている。Ｎ−ｃｈＭＯＳ半導体装置
２０８を設けるかどうかの判断の基準としては、コンデ
ンサ２０３の絶縁膜に３ＭｅＶ／ｃｍの電界が印加され
るかどうかが適当と考えられる。これにより、素子数を
減らすことができる。
【００２５】また、制御信号２１１は、クロック入力２
０７の入力論理値にかかわらず、クロックドライバ回路
２０５の出力が共に論理値Ｌとなるようにして、コンデ
ンサ２０３の酸化膜に、効率良く電界が印加されるよう
にするものである。
０７の入力論理値にかかわらず、クロックドライバ回路
２０５の出力が共に論理値Ｌとなるようにして、コンデ
ンサ２０３の酸化膜に、効率良く電界が印加されるよう
にするものである。
【００２６】〔ＩＥ３ ＴＲＡＮＳＡＣＴＩＯＮ ＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−３２
ＮＯ．２ Ｆｅｂ．〕によれば、酸化膜の電界と不良に
至るまでの時間Ｔは、Ｔ＝ｅｘｐ（−βＥ0X）で与えら
れる。ここで、Ｅ0Xは単位ＭｅＶ／ｃｍで与えられる酸
化膜に印加される電界であり、βは次の（１）式で与え
られる係数である。βの式中に現われるＴ0Xは単位オン
グストロームで与えられる酸化膜厚である。
ＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−３２
ＮＯ．２ Ｆｅｂ．〕によれば、酸化膜の電界と不良に
至るまでの時間Ｔは、Ｔ＝ｅｘｐ（−βＥ0X）で与えら
れる。ここで、Ｅ0Xは単位ＭｅＶ／ｃｍで与えられる酸
化膜に印加される電界であり、βは次の（１）式で与え
られる係数である。βの式中に現われるＴ0Xは単位オン
グストロームで与えられる酸化膜厚である。
【００２７】 （１）β＝４．２×ｌｏｇ（Ｔ0X）−６．９５±０．６５ この式によれば、酸化膜４００オングストロームで電界
を１ＭｅＶ／ｃｍ大きくすると、１０-3.3倍時間が短縮
可能である。
を１ＭｅＶ／ｃｍ大きくすると、１０-3.3倍時間が短縮
可能である。
【００２８】４００オングストロームの酸化膜におい
て、２０Ｖの出力電圧を得るようにして昇圧回路を動作
させてスクリーニングした時、酸化膜にかかる電界は５
ＭｅＶ／ｃｍであるが、これを外部電圧供給端子から電
圧を与えてコンデンサの一端に２２Ｖ電圧を与えるよう
にすると、電界は５．５ＭｅＶ／ｃｍとなり、各５分の
１にスクリング時間が短縮可能となる。
て、２０Ｖの出力電圧を得るようにして昇圧回路を動作
させてスクリーニングした時、酸化膜にかかる電界は５
ＭｅＶ／ｃｍであるが、これを外部電圧供給端子から電
圧を与えてコンデンサの一端に２２Ｖ電圧を与えるよう
にすると、電界は５．５ＭｅＶ／ｃｍとなり、各５分の
１にスクリング時間が短縮可能となる。
【００２９】
【発明の効果】以上説明した様に、本発明は、昇圧回路
を構成するコンデンサに外部電圧供給端子から電圧を印
加することにより、コンデンサの絶縁膜のＢモード不良
を従来よりも短い時間でかつ、より多くの欠陥をスクリ
ーニングすることが可能になるという効果を有する。
を構成するコンデンサに外部電圧供給端子から電圧を印
加することにより、コンデンサの絶縁膜のＢモード不良
を従来よりも短い時間でかつ、より多くの欠陥をスクリ
ーニングすることが可能になるという効果を有する。
【図１】本発明の第１の実施例による昇圧回路の回路図
である。
である。
【図２】本発明の第２の実施例による昇圧回路の回路図
である。
である。
【図３】従来技術における昇圧回路を示す回路図であ
る。
る。
【図４】図２中に示される外部電圧検出回路の一例を示
す回路図である。
す回路図である。
１０２，１０４，１０８，２０２，２０４，２０８，３
０２，３０９，４０２ＮチャネルＭＯＳ半導体装置 ４０３ ＰチャネルＭＯＳ半導体装置 １０１，２０１，３０１ 電源端子 １０９，２０９ 外部電圧供給端子 １０３，２０３，３０３ コンデンサ １０５，２０５，３０５ クロックドライバ回路 １０６，２０６，３０６ 昇圧回路出力 １０７，２０７，３０７ 昇圧用クロック入力 １１０，２１０，２１１ 制御信号 ４０４，４０６ 制御信号への信号線 ４０５ 昇圧回路への外部電圧供給線
０２，３０９，４０２ＮチャネルＭＯＳ半導体装置 ４０３ ＰチャネルＭＯＳ半導体装置 １０１，２０１，３０１ 電源端子 １０９，２０９ 外部電圧供給端子 １０３，２０３，３０３ コンデンサ １０５，２０５，３０５ クロックドライバ回路 １０６，２０６，３０６ 昇圧回路出力 １０７，２０７，３０７ 昇圧用クロック入力 １１０，２１０，２１１ 制御信号 ４０４，４０６ 制御信号への信号線 ４０５ 昇圧回路への外部電圧供給線
Claims (4)
- 【請求項１】 電源電圧を入力する第１の外部端子と昇
圧電圧を出力する第２の外部端子との間に直列接続され
た複数のダイオードと、前記ダイオードの各各の直列接
続点に個別に割り当てられ第１電極が前記ダイオードの
直列接続点に接続された複数のコンデンサと、第３の外
部端子に入力されるクロック信号に応じて各各のコンデ
ンサの第２電極に、隣り合うコンデンサどうしで第２電
極が互いに逆相になるように二値信号を与えるクロック
発生手段とを備える昇圧回路において、外部から前記昇圧電圧より高い直流電圧を入力するため
の第４の外部端子と、 各各の前記コンデンサの第１電極に前記第４の外部端子
に入力された直流電圧を外部から入力される二値制御信
号に応じて一括して接・断するアナログスイッチとを設
けた ことを特徴とする昇圧回路。 - 【請求項２】 請求項１記載の昇圧回路において、前記第４の外部端子に与えられる直流電圧が所定の値以
上であるか否かを検出し、検出結果に応じた二値制御信
号を発生する電圧検出手段を設け、 前記アナログスイッチの開閉制御用の二値制御信号を外
部から入力するのに替えて、前記アナログスイッチの開
閉を前記電圧検出手段が発生した二値制御信号で制御す
る ことを特徴とする昇圧回路。 - 【請求項３】 請求項１又は請求項２記載の昇圧回路に
おいて、 前記クロック発生手段は、前記アナログスイッチの開閉
を制御するために外部から入力される二値制御信号又は
前記電圧検出手段で発生される二値制御信号が前記アナ
ログスイッチを閉にするとき、前記外部から入力される
クロック信号に関わらず、前記複数のコンデンサの第２
電極を全て同一の論理値とする ことを特徴とする昇圧回
路。 - 【請求項４】 前記ダイオードがＭＩＳ型電界効果トラ
ンジスタのドレイン端子とゲート端子とが接続されたも
のであり、前記アナログスイッチが、ＭＩＳ型電界効果
トランジスタで構成されていることを特徴とする、請求
項１乃至３のいずれかに記載の昇圧回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6442092A JP2830593B2 (ja) | 1992-03-23 | 1992-03-23 | 昇圧回路 |
| US08/032,995 US5420505A (en) | 1992-03-23 | 1993-03-18 | Direct current booster with test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6442092A JP2830593B2 (ja) | 1992-03-23 | 1992-03-23 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267427A JPH05267427A (ja) | 1993-10-15 |
| JP2830593B2 true JP2830593B2 (ja) | 1998-12-02 |
Family
ID=13257771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6442092A Expired - Lifetime JP2830593B2 (ja) | 1992-03-23 | 1992-03-23 | 昇圧回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5420505A (ja) |
| JP (1) | JP2830593B2 (ja) |
Families Citing this family (9)
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|---|---|---|---|---|
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| JP2001069747A (ja) * | 1999-08-27 | 2001-03-16 | Texas Instr Japan Ltd | 昇圧回路 |
| DE60027706T2 (de) | 2000-02-15 | 2007-04-26 | Stmicroelectronics S.R.L., Agrate Brianza | Ladungspumpenschaltung und Spannungserhöhungsanordnung mit Übertragung und Gewinnung der Ladung |
| US6816000B2 (en) | 2000-08-18 | 2004-11-09 | Texas Instruments Incorporated | Booster circuit |
| KR100558551B1 (ko) * | 2003-12-22 | 2006-03-10 | 삼성전자주식회사 | 불휘발성 메모리 소자에서의 전원 검출장치 및 그에 따른검출방법 |
| CN102522894B (zh) * | 2011-12-21 | 2014-05-07 | 北京自动测试技术研究所 | 用于功率器件测试系统的电压转换电路 |
| JP6652457B2 (ja) * | 2016-06-29 | 2020-02-26 | キオクシア株式会社 | 昇圧回路 |
| CN106354692B (zh) | 2016-08-30 | 2019-05-03 | 工业和信息化部电子第五研究所 | 面向SoC的片上TDDB退化监测及失效预警电路 |
| CN114325306B (zh) * | 2021-12-03 | 2024-03-22 | 深圳科士达科技股份有限公司 | 逆变系统连通性检测方法、装置、电子设备及介质 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016476A (en) * | 1972-09-20 | 1977-04-05 | Citizen Watch Co., Ltd. | Booster circuits |
| JPS57140029A (en) * | 1981-02-24 | 1982-08-30 | Nec Corp | Output circuit |
| JPS63290159A (ja) * | 1987-05-20 | 1988-11-28 | Matsushita Electric Ind Co Ltd | 昇圧回路 |
| NL8702734A (nl) * | 1987-11-17 | 1989-06-16 | Philips Nv | Spanningsvermenigvuldigschakeling en gelijkrichtelement. |
| JPH01259751A (ja) * | 1988-04-07 | 1989-10-17 | Toshiba Corp | 昇圧回路 |
-
1992
- 1992-03-23 JP JP6442092A patent/JP2830593B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-18 US US08/032,995 patent/US5420505A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5420505A (en) | 1995-05-30 |
| JPH05267427A (ja) | 1993-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980825 |