JPH05325580A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JPH05325580A JPH05325580A JP13684592A JP13684592A JPH05325580A JP H05325580 A JPH05325580 A JP H05325580A JP 13684592 A JP13684592 A JP 13684592A JP 13684592 A JP13684592 A JP 13684592A JP H05325580 A JPH05325580 A JP H05325580A
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- Japan
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- high voltage
- booster circuit
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Abstract
(57)【要約】
【目的】 内蔵している昇圧回路が発生した高電圧の電
圧レベルを、外部から検出できるようにする。 【構成】 昇圧回路10の高電圧を分圧するコンデンサＣ
1 ，Ｃ2 と、分圧した電圧をデジタル信号に変換するア
ナログ／デジタル変換器12と、変換したデジタル信号を
与えるべきレジスタ13とを備えた構成にする。
圧レベルを、外部から検出できるようにする。 【構成】 昇圧回路10の高電圧を分圧するコンデンサＣ
1 ，Ｃ2 と、分圧した電圧をデジタル信号に変換するア
ナログ／デジタル変換器12と、変換したデジタル信号を
与えるべきレジスタ13とを備えた構成にする。
Description
【０００１】
【産業上の利用分野】本発明は昇圧回路を内蔵している
不揮発性メモリに関するものである。
不揮発性メモリに関するものである。
【０００２】
【従来の技術】不揮発性メモリの中で、高電圧を用いて
メモリのしきい値電圧を変化させるものにEPROM 及びEE
PROMがある。EEPROMは、内蔵している昇圧回路で高電圧
を発生させ、単一電源で機能するようにしている。図１
はEEPROMにおいて一般的に使用されている昇圧回路の一
例を示すブロック図である。通常は５Ｖである電源２
は、複数個のＮチャネルMOS トランジスタ（以下トラン
ジスタという）1a,1b,1c…1nをシリアルに接続した回路
を介して高電圧出力端子４と接続されている。各トラン
ジスタ1a,1b,1c,1d …1nは、ドレインとソースとが接続
されている。高速パルスが入力されるパルス入力端子３
はキャパシタ5b,5d を各別に介してトランジスタ1b,1d
のゲートと接続されており、またインバータ６の入力側
と接続されている。インバータ６の出力側は、キャパシ
タ5c,5n を各別に介してトランジスタ1c,1n のゲートと
接続されている。
メモリのしきい値電圧を変化させるものにEPROM 及びEE
PROMがある。EEPROMは、内蔵している昇圧回路で高電圧
を発生させ、単一電源で機能するようにしている。図１
はEEPROMにおいて一般的に使用されている昇圧回路の一
例を示すブロック図である。通常は５Ｖである電源２
は、複数個のＮチャネルMOS トランジスタ（以下トラン
ジスタという）1a,1b,1c…1nをシリアルに接続した回路
を介して高電圧出力端子４と接続されている。各トラン
ジスタ1a,1b,1c,1d …1nは、ドレインとソースとが接続
されている。高速パルスが入力されるパルス入力端子３
はキャパシタ5b,5d を各別に介してトランジスタ1b,1d
のゲートと接続されており、またインバータ６の入力側
と接続されている。インバータ６の出力側は、キャパシ
タ5c,5n を各別に介してトランジスタ1c,1n のゲートと
接続されている。
【０００３】次にこの動作を説明する。電源２の電圧に
よりトランジスタ1a,1b,1c,1d …1nがオンし、各トラン
ジスタ1a,1b,1c,1d …1nのゲートには電源２からの電圧
が与えられる。ここでパルス入力端子３に高速パルスを
与え、パルスが立上ると、キャパシタ5b,5d の結合によ
りトランジスタ1b,1d のゲートにはパルス電圧に応じた
電圧が瞬間的に与えられて、それらのゲート電圧が上昇
する。いま、トランジスタ1bのゲート電圧に着目する
と、パルスが立上ってトランジスタ1bの上昇したゲート
電圧がトランジスタ1bを介して後段のトランジスタ1cの
ゲートに与えられる。次にパルス入力端子３に与えてい
るパルスが立下るとインバータ６の出力が立上って、キ
ャパシタ5cの結合によりトランジスタ1cのゲートには、
パルス電圧に応じた電圧が瞬間的に与えられて、トラン
ジスタ1cのゲート電圧が上昇し、その上昇したゲート電
圧がトランジスタ1cを介してトランジスタ1dのゲートに
与えられる。
よりトランジスタ1a,1b,1c,1d …1nがオンし、各トラン
ジスタ1a,1b,1c,1d …1nのゲートには電源２からの電圧
が与えられる。ここでパルス入力端子３に高速パルスを
与え、パルスが立上ると、キャパシタ5b,5d の結合によ
りトランジスタ1b,1d のゲートにはパルス電圧に応じた
電圧が瞬間的に与えられて、それらのゲート電圧が上昇
する。いま、トランジスタ1bのゲート電圧に着目する
と、パルスが立上ってトランジスタ1bの上昇したゲート
電圧がトランジスタ1bを介して後段のトランジスタ1cの
ゲートに与えられる。次にパルス入力端子３に与えてい
るパルスが立下るとインバータ６の出力が立上って、キ
ャパシタ5cの結合によりトランジスタ1cのゲートには、
パルス電圧に応じた電圧が瞬間的に与えられて、トラン
ジスタ1cのゲート電圧が上昇し、その上昇したゲート電
圧がトランジスタ1cを介してトランジスタ1dのゲートに
与えられる。
【０００４】そして再びパルスが立上るとトランジスタ
1dのゲートにはキャパシタ5dの結合により、パルス電圧
に応じた電圧が瞬間的に与えられる。このような動作を
繰り返して後段になるにしたがいトランジスタのゲート
電圧が上昇していき、トランジスタの個数に応じて昇圧
した電圧を高電圧出力端子４へ出力することになる。
1dのゲートにはキャパシタ5dの結合により、パルス電圧
に応じた電圧が瞬間的に与えられる。このような動作を
繰り返して後段になるにしたがいトランジスタのゲート
電圧が上昇していき、トランジスタの個数に応じて昇圧
した電圧を高電圧出力端子４へ出力することになる。
【０００５】
【発明が解決しようとする課題】ところで、昇圧回路で
発生する高電圧は、キャパシタ結合により発生させた電
圧を順次加えて作られるため、電流供給能力が極めて低
く、略数μA 〜数10μAである。したがって、昇圧回路
の高電圧を検出するために高電圧を出力する高電圧出力
端子を、モールド封止した部分から露出させると、その
電圧出力端子が外部からの種々のノイズ、サージ等の影
響をうけ易い、またサージ等を吸収する保護回路を付加
できないために、高電圧出力端子が外部からのノイズ、
サージ等の影響をうけた場合は、内蔵しているトランジ
スタを破壊する虞れがある。そのため高電圧出力端子を
露出させ得ないから、昇圧回路で発生している高電圧の
電圧レベルを外部から検出できないという問題がある。
本発明は斯かる問題に鑑み、昇圧回路が発生する高電圧
の電圧レベルを外部から検出できる不揮発性メモリを提
供することを目的とする。
発生する高電圧は、キャパシタ結合により発生させた電
圧を順次加えて作られるため、電流供給能力が極めて低
く、略数μA 〜数10μAである。したがって、昇圧回路
の高電圧を検出するために高電圧を出力する高電圧出力
端子を、モールド封止した部分から露出させると、その
電圧出力端子が外部からの種々のノイズ、サージ等の影
響をうけ易い、またサージ等を吸収する保護回路を付加
できないために、高電圧出力端子が外部からのノイズ、
サージ等の影響をうけた場合は、内蔵しているトランジ
スタを破壊する虞れがある。そのため高電圧出力端子を
露出させ得ないから、昇圧回路で発生している高電圧の
電圧レベルを外部から検出できないという問題がある。
本発明は斯かる問題に鑑み、昇圧回路が発生する高電圧
の電圧レベルを外部から検出できる不揮発性メモリを提
供することを目的とする。
【０００６】
【課題を解決するための手段】第１発明に係る不揮発性
メモリは、それに内蔵している昇圧回路で発生した高電
圧をコンデンサにより分圧し、分圧した電圧をデジタル
信号に変換してレジスタに与え、レジスタの格納データ
により昇圧回路の高電圧の電圧レベルを検出する構成に
する。第２発明に係る不揮発性メモリは、それに内蔵し
ている昇圧回路で発生した高電圧をMOS トランジスタに
より低下させて、低下させた電圧をデジタル信号に変換
してレジスタに与え、レジスタの格納データにより昇圧
回路の電圧レベルを検出する構成にする。
メモリは、それに内蔵している昇圧回路で発生した高電
圧をコンデンサにより分圧し、分圧した電圧をデジタル
信号に変換してレジスタに与え、レジスタの格納データ
により昇圧回路の高電圧の電圧レベルを検出する構成に
する。第２発明に係る不揮発性メモリは、それに内蔵し
ている昇圧回路で発生した高電圧をMOS トランジスタに
より低下させて、低下させた電圧をデジタル信号に変換
してレジスタに与え、レジスタの格納データにより昇圧
回路の電圧レベルを検出する構成にする。
【０００７】
【作用】第１発明では、昇圧回路で発生した高電圧をコ
ンデンサで分圧する。分圧して低下した電圧をデジタル
信号に変換する。変換したデジタル信号をレジスタに与
えて、レジスタの格納データにより昇圧回路の電圧レベ
ルを検出する。これにより昇圧回路の高電圧をコンデン
サで降圧して、昇圧回路の電圧レベルを外部から間接的
に検出でき、外部のノイズ及びサージの影響を受けな
い。第２発明では、昇圧回路で発生した高電圧をMOS ト
ランジスタにより低下させる。低下した電圧をデジタル
信号に変換する。変換したデジタル信号をレジスタに与
えて、レジスタの格納データを読出して昇圧回路の電圧
レベルを検出する。これにより、昇圧回路の高電圧をMO
S トランジスタにより降圧して、昇圧回路の電圧レベル
を外部から間接的に検出でき、外部のノイズ及びサージ
の影響を受けない。
ンデンサで分圧する。分圧して低下した電圧をデジタル
信号に変換する。変換したデジタル信号をレジスタに与
えて、レジスタの格納データにより昇圧回路の電圧レベ
ルを検出する。これにより昇圧回路の高電圧をコンデン
サで降圧して、昇圧回路の電圧レベルを外部から間接的
に検出でき、外部のノイズ及びサージの影響を受けな
い。第２発明では、昇圧回路で発生した高電圧をMOS ト
ランジスタにより低下させる。低下した電圧をデジタル
信号に変換する。変換したデジタル信号をレジスタに与
えて、レジスタの格納データを読出して昇圧回路の電圧
レベルを検出する。これにより、昇圧回路の高電圧をMO
S トランジスタにより降圧して、昇圧回路の電圧レベル
を外部から間接的に検出でき、外部のノイズ及びサージ
の影響を受けない。
【０００８】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図２は本発明に係る不揮発性メモリの要部構成
を示すブロック図である。通常は５Ｖである電源２は、
複数個のトランジスタ1a,1b,1c,1d …1nをシリアルに接
続した回路を介して高電圧出力端子４と接続されてお
り、各トランジスタ1a,1b,1c,1d …1nはドレインと、ゲ
ートとが接続されている。高速パルスが入力されるパル
ス入力端子３はキャパシタ5b,5d を各別に介してトラン
ジスタ1b,1d のゲートと接続されており、またインバー
タ６の入力側と接続されている。インバータ６の出力側
はキャパシタ5c,5n を各別に介してトランジスタ1c,1n
のゲートと接続されていて、これらにより昇圧回路10が
構成されている。
述する。図２は本発明に係る不揮発性メモリの要部構成
を示すブロック図である。通常は５Ｖである電源２は、
複数個のトランジスタ1a,1b,1c,1d …1nをシリアルに接
続した回路を介して高電圧出力端子４と接続されてお
り、各トランジスタ1a,1b,1c,1d …1nはドレインと、ゲ
ートとが接続されている。高速パルスが入力されるパル
ス入力端子３はキャパシタ5b,5d を各別に介してトラン
ジスタ1b,1d のゲートと接続されており、またインバー
タ６の入力側と接続されている。インバータ６の出力側
はキャパシタ5c,5n を各別に介してトランジスタ1c,1n
のゲートと接続されていて、これらにより昇圧回路10が
構成されている。
【０００９】高電圧出力端子４は分圧用のコンデンサＣ
2 ，Ｃ1 の直列回路を介して接地されており、コンデン
サＣ2 ，Ｃ1 との接続部15の電圧、即ち昇圧回路10の高
電圧を分圧して低下させた電圧はアナログ／デジタル変
換器12へ入力される。アナログ／デジタル変換器12には
基準電圧Ｖref が与えられる。アナログ／デジタル変換
器12により変換されたデジタル信号は例えば８ビットの
レジスタ13へ与えられ、レジスタ13の格納データはデー
タバス７を介して出力ラッチ14へ与えられる。出力ラッ
チ14には読出し信号ＳR が与えられ、出力ラッチ14から
出力されるレジスタ13の格納データは外部ポート端子８
へ与えられる。
2 ，Ｃ1 の直列回路を介して接地されており、コンデン
サＣ2 ，Ｃ1 との接続部15の電圧、即ち昇圧回路10の高
電圧を分圧して低下させた電圧はアナログ／デジタル変
換器12へ入力される。アナログ／デジタル変換器12には
基準電圧Ｖref が与えられる。アナログ／デジタル変換
器12により変換されたデジタル信号は例えば８ビットの
レジスタ13へ与えられ、レジスタ13の格納データはデー
タバス７を介して出力ラッチ14へ与えられる。出力ラッ
チ14には読出し信号ＳR が与えられ、出力ラッチ14から
出力されるレジスタ13の格納データは外部ポート端子８
へ与えられる。
【００１０】次にこのように構成した不揮発性メモリの
動作を説明する。昇圧回路10は図１を用いて説明した如
く動作して高電圧を発生する。昇圧回路10により発生さ
せて高電圧出力端子４に出力された高電圧は、コンデン
サＣ2 とＣ1 とにより分圧されて、コンデンサＣ2 とＣ
1 との接続部15には降圧された所定電圧が得られる。い
ま、昇圧回路10で発生した高電圧が正常動作時に例えば
20Ｖであると、コンデンサＣ1 とＣ2 との比が１：４で
あれば、接続部15の電圧は４Ｖとなる。そこでアナログ
／デジタル変換器12に与える基準電圧Ｖref を例えば5.
12Ｖ、アナログ／デジタル変換器12の分解能を８ビット
とすると、アナログ／デジタル変換器12でアナログ／デ
ジタル変換を行うと、変換されたデジタルデータC8(H)
がレジスタ13に与えられてラッチされる。
動作を説明する。昇圧回路10は図１を用いて説明した如
く動作して高電圧を発生する。昇圧回路10により発生さ
せて高電圧出力端子４に出力された高電圧は、コンデン
サＣ2 とＣ1 とにより分圧されて、コンデンサＣ2 とＣ
1 との接続部15には降圧された所定電圧が得られる。い
ま、昇圧回路10で発生した高電圧が正常動作時に例えば
20Ｖであると、コンデンサＣ1 とＣ2 との比が１：４で
あれば、接続部15の電圧は４Ｖとなる。そこでアナログ
／デジタル変換器12に与える基準電圧Ｖref を例えば5.
12Ｖ、アナログ／デジタル変換器12の分解能を８ビット
とすると、アナログ／デジタル変換器12でアナログ／デ
ジタル変換を行うと、変換されたデジタルデータC8(H)
がレジスタ13に与えられてラッチされる。
【００１１】その後、読出し信号ＳR を出力ラッチ14に
与えることにより、レジスタ13の格納データが読出され
て外部ポート端子８へ出力される。これにより昇圧回路
10の高電圧を、外部ポート端子８に出力されたレジスタ
13の格納データにより間接的に検出できる。ところで、
昇圧回路10が異常動作して発生した高電圧が例えば15Ｖ
に低下した場合は、接続部15の電圧は３Ｖとなり、アナ
ログ／デジタル変換器12により変換されたデジタルデー
タB8(H) がレジスタ13に与えられ、読出し信号ＳR を出
力ラッチ14に与えることにより、レジスタ13の格納デー
タが読出されて外部ポート端子８へ出力される。
与えることにより、レジスタ13の格納データが読出され
て外部ポート端子８へ出力される。これにより昇圧回路
10の高電圧を、外部ポート端子８に出力されたレジスタ
13の格納データにより間接的に検出できる。ところで、
昇圧回路10が異常動作して発生した高電圧が例えば15Ｖ
に低下した場合は、接続部15の電圧は３Ｖとなり、アナ
ログ／デジタル変換器12により変換されたデジタルデー
タB8(H) がレジスタ13に与えられ、読出し信号ＳR を出
力ラッチ14に与えることにより、レジスタ13の格納デー
タが読出されて外部ポート端子８へ出力される。
【００１２】したがって、昇圧回路10が正常動作してい
るときは、レジスタ13から、その格納データC8(H) を読
出すことになり、これよりも小さい格納データであれば
昇圧回路10の高電圧が低下していることを判定し得、前
述したように例えば格納データB8(H) が読出された場合
は、昇圧回路10の高電圧が15Ｖまでしか昇圧していない
ことが容易に判定できる。また、外部ポート端子８が露
出していて、それが外部のノイズ及びサージの影響をう
けても、内蔵しているトランジスタに影響せず、トラン
ジスタが破壊される虞れがない。
るときは、レジスタ13から、その格納データC8(H) を読
出すことになり、これよりも小さい格納データであれば
昇圧回路10の高電圧が低下していることを判定し得、前
述したように例えば格納データB8(H) が読出された場合
は、昇圧回路10の高電圧が15Ｖまでしか昇圧していない
ことが容易に判定できる。また、外部ポート端子８が露
出していて、それが外部のノイズ及びサージの影響をう
けても、内蔵しているトランジスタに影響せず、トラン
ジスタが破壊される虞れがない。
【００１３】図３は昇圧回路の高電圧を降圧する回路の
他の実施例を示すブロック図である。複数個のＮチャネ
ルMOS トランジスタ（以下トランジスタという）Ｔa ，
Ｔb…Ｔn をシリアルに接続しており、各トランジスタ
Ｔa ，Ｔb …Ｔn は、ドレインとゲートとが接続されて
いる。トランジスタＴa のドレインは昇圧回路10の高電
圧出力端子４（図２参照）と接続され、トランジスタＴ
n のソースは接地されている。トランジスタＴb のソー
スと接続した接続部15から昇圧回路10の高電圧を降圧し
た電圧が得られるようになっており、この電圧はアナロ
グ／デジタル変換器12 (図２参照) へ入力される。そし
てトランジスタＴa ，Ｔb …Ｔn は夫々のトランジスタ
Ｔa ，Ｔb …Ｔn のチャネル長の寸法を大きくして高抵
抗にしている。
他の実施例を示すブロック図である。複数個のＮチャネ
ルMOS トランジスタ（以下トランジスタという）Ｔa ，
Ｔb…Ｔn をシリアルに接続しており、各トランジスタ
Ｔa ，Ｔb …Ｔn は、ドレインとゲートとが接続されて
いる。トランジスタＴa のドレインは昇圧回路10の高電
圧出力端子４（図２参照）と接続され、トランジスタＴ
n のソースは接地されている。トランジスタＴb のソー
スと接続した接続部15から昇圧回路10の高電圧を降圧し
た電圧が得られるようになっており、この電圧はアナロ
グ／デジタル変換器12 (図２参照) へ入力される。そし
てトランジスタＴa ，Ｔb …Ｔn は夫々のトランジスタ
Ｔa ，Ｔb …Ｔn のチャネル長の寸法を大きくして高抵
抗にしている。
【００１４】したがって、高抵抗のトランジスタＴa ，
Ｔb …Ｔn を多段接続することにより、それに流れる電
流を小さくできるから、接続部15から、高電圧出力端子
４に与えた高電圧を降圧した電圧が得られる。そして、
コンデンサＣ1 とＣ2 とにより分圧して降圧した場合と
同様に電圧が得られることになる。そのため、このよう
に複数個のトランジスタをシリアルに接続した回路を、
分圧するコンデンサＣ1 とＣ2 の代わりに用いても、コ
ンデンサＣ1 ，Ｃ2 を用いた場合と同様に昇圧回路の高
電圧を検出できる。本実施例では、アナログ／デジタル
変換器12の分解能を８ビットとしたが、それは単なる例
示であり、８ビットに限定されるものではない。
Ｔb …Ｔn を多段接続することにより、それに流れる電
流を小さくできるから、接続部15から、高電圧出力端子
４に与えた高電圧を降圧した電圧が得られる。そして、
コンデンサＣ1 とＣ2 とにより分圧して降圧した場合と
同様に電圧が得られることになる。そのため、このよう
に複数個のトランジスタをシリアルに接続した回路を、
分圧するコンデンサＣ1 とＣ2 の代わりに用いても、コ
ンデンサＣ1 ，Ｃ2 を用いた場合と同様に昇圧回路の高
電圧を検出できる。本実施例では、アナログ／デジタル
変換器12の分解能を８ビットとしたが、それは単なる例
示であり、８ビットに限定されるものではない。
【００１５】
【発明の効果】以上詳述したように本発明は不揮発性メ
モリに内蔵している昇圧回路の高電圧を、コンデンサ又
はMOS トランジスタにより降圧し、降圧した電圧をデジ
タル信号に変換してレジスタに与え、レジスタの格納デ
ータにより高電圧の電圧レベルを検出するようにしたの
で、昇圧回路の高電圧の電圧レベルを外部から確実に検
出できる。また外部のノイズ及びサージが外部ポート端
子に影響して、内蔵しているトランジスタに侵入し、そ
れを破壊する虞れがない。したがって、本発明によれ
ば、昇圧回路が発生している高電圧の電圧レベルが適正
か否かを判定できる不揮発性メモリを提供できる優れた
効果を奏する。
モリに内蔵している昇圧回路の高電圧を、コンデンサ又
はMOS トランジスタにより降圧し、降圧した電圧をデジ
タル信号に変換してレジスタに与え、レジスタの格納デ
ータにより高電圧の電圧レベルを検出するようにしたの
で、昇圧回路の高電圧の電圧レベルを外部から確実に検
出できる。また外部のノイズ及びサージが外部ポート端
子に影響して、内蔵しているトランジスタに侵入し、そ
れを破壊する虞れがない。したがって、本発明によれ
ば、昇圧回路が発生している高電圧の電圧レベルが適正
か否かを判定できる不揮発性メモリを提供できる優れた
効果を奏する。
【図１】従来の不揮発性メモリにおける昇圧回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明に係る不揮発性メモリの昇圧回路及びそ
の周辺の構成を示すブロック図である。
の周辺の構成を示すブロック図である。
【図３】昇圧回路の高電圧を降圧する回路の他の実施例
を示すブロック図である。
を示すブロック図である。
２ 電源 ４ 高電圧出力端子 ８ 外部ポート端子 10 昇圧回路 12 アナログ／デジタル変換器 13 レジスタ 14 出力ラッチ Ｃ1 ，Ｃ2 コンデンサ Ｔa ，Ｔb …Ｔn ＮチャネルMOS トランジスタ
Claims (2)
- 【請求項１】 パルスを与えて電圧を昇圧する昇圧回路
を内蔵している不揮発性メモリにおいて、 前記昇圧回路の電圧を分圧するコンデンサと、分圧した
所定電圧をデジタル信号に変換するアナログ／デジタル
変換器と、変換したデジタル信号を与えるべきレジスタ
とを備え、該レジスタの格納データにより昇圧回路の電
圧レベルを検出すべく構成してあることを特徴とする不
揮発性メモリ。 - 【請求項２】 請求項１記載の不揮発性メモリにおい
て、昇圧回路の電圧をMOS トランジスタにより降圧する
構成にしてあることを特徴とする不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13684592A JPH05325580A (ja) | 1992-05-28 | 1992-05-28 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13684592A JPH05325580A (ja) | 1992-05-28 | 1992-05-28 | 不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05325580A true JPH05325580A (ja) | 1993-12-10 |
Family
ID=15184852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13684592A Pending JPH05325580A (ja) | 1992-05-28 | 1992-05-28 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05325580A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5940283A (en) * | 1997-01-21 | 1999-08-17 | Mitsubishi Denki Kabushiki Kaisha | High voltage generating device having variable boosting capability according to magnitude of load |
| US6032221A (en) * | 1997-10-24 | 2000-02-29 | Mitsubishi Denki Kabushiki Kaisha | Flash memory embedded microcomputer |
| US6069391A (en) * | 1997-03-12 | 2000-05-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with boosting circuit and detecting circuit |
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