FR2794867A1 - Circuit de detection et de memorisation d'une surtension - Google Patents
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Abstract
L'invention concerne un circuit de détection et de mémorisation d'une surtension pour détecter et mémoriser l'application d'une surtension de la tension l'alimentation appliquée à un circuit intégré. Pour ce faire l'invention utilise un circuit de détection (13) qui fournit un signal de commande si une surtension est détectée, un circuit de haute tension (11) qui produit une haute tension de programmation à partir de la tension d'alimentation si une surtension est détectée et une cellule de mémoire (12). Dans un mode préféré de réalisation, le circuit de détection (13) comprend un pont diviseur capacitif (10), une source de tension (14) et un comparateur (Comp). L'invention est plus particulièrement applicable à pour des mémoires programmables électriquement.
Description
<U>Circuit de détection et de mémorisation d'une surtension</U> L'invention a pour objet un circuit de détection et de mémorisation d'une surtension. L'invention est plus particulièrement applicable à des mémoires de type EPROM, EEPROM ou FLASH, c'est-à-dire des mémoires non-volatiles programmables électriquement.
Dans les mémoires non-volatiles programmables électriquement, il est courant de devoir utiliser des hautes tensions, de l'ordre de 10 à 20 V. Ces hautes tensions sont nécessaires pour programmer ou éventuellement effacer ces mémoires, c'est-à-dire stocker ou déstocker des charges dans la grille flottante d'un transistor à grille flottante, élément de base de ces mémoires non-volatiles.
Les circuits d'alimentation externes fournissent rarement cette haute tension. En particulier pour des applications dites embarquées, lorsque les mémoires sont utilisées dans des circuits intégrés pour cartes à puce par exemple, la haute tension doit nécessairement être produite à l'intérieur de la mémoire. Le plus souvent, cette haute tension est fournie, à partir d'une alimentation générale basse tension, par un circuit élévateur de tension, de type pompe de charge par exemple.
Une pompe de charge est habituellement réalisée à partir de condensateurs, de transistors et/ou de diodes. La pompe de charge est un élément fragile des mémoires non-volatiles. En effet, les condensateurs qui la composent supportent en général assez mal une surtension de la tension d'alimentation trop importante et/ou d'une durée trop longue.
Il peut arriver qu'une mémoire subisse une surtension au cours d'une utilisation, c'est-à-dire que l'alimentation générale basse tension de la mémoire prenne ponctuellement une valeur supérieure à une valeur maximale supportable par la mémoire. Une surtension de la tension d'alimentation est dangereuse pour la mémoire car elle peut endommager, voire détruire, sa pompe de charge et ainsi la rendre inutilisable.
Pour limiter les risques de destruction de la pompe de charge par une valeur trop importante de la tension d'alimentation, on utilise des limiteurs de tension : ces limiteurs agissent sur la tension générale d'alimentation pour limiter la haute tension obtenue en sortie de la pompe de charge.
L'efficacité des limiteurs de tension n'est pas toujours suffisante pour protéger la mémoire car ils ne limitent pas forcément la tension en tout point du circuit de la pompe de charge. Une surtension peut ainsi apparaître sur un n#ud du circuit de la pompe de charge sans qu'elle soit visible en sortie de ce circuit et donc sans qu'elle soit prise en compte par le limiteur de tension. De plus, le temps de réaction des limiteurs de tension est parfois trop long pour éviter une surtension de la tension générale d'alimentation.
Donc, même avec un limiteur de tension, il se peut qu'une mémoire subisse une surtension sans que l'on s'en aperçoive. Ainsi, des fabricants constatent parfois que les composants sont systématiquement rejetés lors d'une procédure de test en sortie d'une chaîne de production. Pour déterminer pourquoi les composants ont été rejetés et trouver une solution pour remédier à ce problème, il est souvent nécessaire d'effectuer une analyse complète de la chaîne de production et éventuellement de la conception du produit. Cette analyse est très lourde si on ne sait pas ce qui est arrivé.
De même, des utilisateurs constatent que certains circuits mal conçus entraînent l'usure prématurée d'un de leurs composants sans qu'il soit facile de connaître facilement la cause de cette usure et donc d'y remédier si cela est possible. Pour pallier ces difficultés de diagnostic, l'invention propose un circuit permettant de savoir si un composant a subi ou non une surtension.
Ainsi, l'invention concerne un circuit de détection et de mémorisation d'une surtension, caractérisé en ce qu'il comprend - un circuit de détection pour détecter une surtension d'une valeur supérieure à une valeur maximale admissible d'une tension d'alimentation fournie par une source de tension d'alimentation, le circuit de détection fournissant un signal de commande si une, surtension est détectée, - un circuit de haute tension pour produire une haute tension de programmation à partir de la tension d'alimentation, le circuit de haute tension recevant la tension d'alimentation sur une borne d'entrée d'alimentation et le signal de commande sur une borne d'entrée de validation, et - une cellule de mémoire comportant une borne d'entrée de sélection pour recevoir le signal de commande, une borne d'entrée haute tension pour recevoir la haute tension et une borne d'entrée basse tension pour recevoir la tension d'alimentation.
Un tel circuit permet ainsi de détecter l'application d'une surtension sur la tension d'alimentation puis de mémoriser cet évènement dans une cellule de mémoire réservée à cet usage. Le contenu de cette cellule de mémoire pourra être lu par ailleurs puis utilisé comme indicateur si nécessaire.
L'invention est particulièrement applicable à des mémoires non-volatiles car sa mise en #uvre est simple et peu coûteuse dans la mesure où certains éléments nécessaires à la. réalisation de l'invention, par exemple la cellule de mémoire, sont déjà implantés dans les mémoires non-volatiles.
Cependant, l'invention pourrait également être utilisée pour d'autres types de circuits intégrés. Préférentiellement, le circuit de détection comporte un pont diviseur capacitif pour fournir une tension image de la tension d'alimentation, une source de tension pour fournir une tension de référence et un comparateur recevant la tension image de la tension d'alimentation sur une première borne d'entrée et la tension de référence sur une deuxième bornes d'entrée.
De préférence également, le pont diviseur capacitif comprend deux éléments capacitifs associés en série. Ce mode de réalisation présente l'avantage de consommer très peu d'énergie, ce qui est particulièrement intéressant pour des applications telles que les circuits intégrés pour carte à puce.
L'invention sera mieux comprise et d'autres particularités et avantages apparaîtront à la lecture de la description d'un exemple préféré de réalisation qui va suivre, en relation avec les dessins ci-joints dans lesquels - la figure 1 est un schéma d'un circuit de détection et de mémorisation d'une surtension selon l'invention, et - la figure 2 est une variante possible d'un élément du circuit de détection.
Le circuit de détection et de mémorisation d'une surtension de la figure 1 comprend un circuit de détection (13), un circuit de haute tension (11) et une cellule de mémoire (12).
Le circuit de détection (13) comprend un pont diviseur capacitif (10), une source de tension (19) et un comparateur (Comp).
Le pont diviseur capacitif (10) a une borne d'entrée (20) qui est connectée à une source d'alimentation qui fournit une tension d'alimentation (V,,) et une borne de sortie (21) qui est connectée à une borne d'entrée (22) dite positive (+) du comparateur (Comp). De préférence, le pont diviseur capacitif (10) comprend deux éléments capacitifs (Cl, C2) montés en série. Une des bornes de l'élément capacitif (Cl) est connectée à la borne d'entrée (20) et une des bornes de l'élément capacitif (C2) est connectée à la masse. Le point commun des éléments capacitifs (Cl, C2) est connecté à la borne de sortie (21) et est au potentiel V2 = Vc.*Cl/ (Cl+C2) c'est-à-dire à une tension (V2) qui est l'image de la tension d'alimentation (V,:,,).
La source de tension (14) fournit une tension de référence (Vref) qui est appliquée à une borne d'entrée (23) dite négative (-) du comparateur (Comp). Une telle source de tension est par exemple obtenue à l'aide d'une ou plusieurs diodes Zener ou bien à l'aide d'un ou plusieurs transistors bipolaires, ce second mode de réalisation étant connu sous l'expression anglo-saxone "Bandgap Voltage Reference" pour référence de tension à barrière de potentiel. Une telle source de tension de référence doit être stable en température.
Le comparateur (Comp) fournit, sur sa borne de sortie (24) qui correspond à celle du circuit de détection (13), un signal d'état lorsque la tension (V2) est supérieure à la tension de référence (Vref).
Le circuit de haute tension (11) comprend une borne d'entrée d'alimentation (E) qui est connectée à la source de tension d'alimentation (V,C), une borne d'entrée de validation (val) qui est connectée à la borne de sortie (24) du circuit de détection (13) et une borne de sortie (S) qui fournit une haute tension (HT) appliquée à la cellule de mémoire (12).
La cellule de mémoire (12) comprend une borne d'entrée de validation (el) qui est connectée à la borne de sortie (24) du circuit de détection (13), une borne d'entrée haute tension (e2) qui est connectée à la borne de sortie (S) du circuit de haute tension (11) et une borne d'entrée basse tension (e3) qui est connectée à la source de tension d'alimentation (Vcc).
La borne d'entrée de validation (el) est connectée à la grille d'un transistor de sélection (Tl) dont le drain est connecté à la borne d'entrée basse tension (e3). La source du transistor de sélection (Tl) est connectée au drain d'un transistor de mémorisation (T2) à grille flottante par l'intermédiaire d'un transistor (T3) dont le drain est relié à la grille pour réaliser une diode. La grille du transistor de mémorisation (T2) est connectée à la borne d'entrée haute tension (e2) tandis que la source est connectée à 1a masse.
Le circuit de détection et de mémorisation d'une surtension décrit ci-dessus fonctionne de la manière suivante. Afin de ne pas endommager le circuit de détection et de mémorisation, la tension d'alimentation ne doit pas dépasser une valeur maximale admissible (Vccmax). Par exemple, pour un circuit dont la tension d'alimentation (V,I) normale est de l'ordre de 5 V, on peut choisir une valeur maximale admissible (Vc,max) de l'ordre de 8 V. En choisissant une source de tension (14) réalisée à l'aide de transistors bipolaires et connue sous l'expression anglo-saxone "Bandgap Voltage reference" pour référence de tension à barrière de potentiel, on a une tension de référence (Vref) de l'ordre de 1,2 V. Les deux éléments capacitifs (C1, C2) sont finalement ajustés de sorte que, à la tension d'alimentation (V,,n,ax), correspond une tension V2max égale à V2max - Uccmax*C1/(C1+C2) - V,,,-.
En fonctionnement normal, la tension d'alimentation (Vcc) est inférieure à sa valeur maximale admissible (Vccmax) . La tension (V2) est donc inférieure à la tension de référence (Vref) et le comparateur (Comp) fournit une tension nulle sur la borne de sortie (24) du circuit de détection (13).
La borne d'entrée de validation (val) du circuit de haute tension (11) recevant une tension nulle, le circuit de haute tension (11) est inactif et fournit une tension nulle sur sa borne de sortie (S).
La cellule de mémoire (12) recevant une tension nulle sur sa borne d'entrée de validation (el) et une tension nulle sur sa borne d'entrée de haute tension (e_), les trois transistors (Tl à T3) qui la composent sont bloqués et aucune information n'est enregistrée dans la cellule de mémoire (12).
Si, au cours du fonctionnement, la tension d'alimentation (V,j prend une valeur supérieure à sa valeur maximale admissible (Vc,n,aX) la tension (V2) devient supérieure à la tension de référence (Vref). Le comparateur fournit alors, sur la borne de sortie (24) du circuit de détection (13), une tension positive, par exemple (Vcj .
La borne d'entrée de validation (val) du circuit de haute tension (11) recevant une tension positive, le circuit de haute tension (11) est activé et fournit, sur sa borne de sortie (S), une haute tension (HT) d'amplitude suffisante pour programmer la cellule de mémoire (12), soit environ 10 à 20 V.
La cellule de mémoire (12) recevant une tension positive sur sa borne d'entrée de validation (e,,), une haute tension (HT) sur sa borne d'entrée de haute tension ) sur sa borne (e2) et une tension d'alimentation (V@,#, d'entrée basse tension (e3), les trois transistors (Tl à T3) sont saturés et une information est enregistrée dans la cellule de mémoire (12).
De nombreuses variantes du circuit de détection et de mémorisation d'une surtension de la figure 1 peuvent être envisagées, sans sortir du cadre de la présente invention. Par exemple, le transistor (T3) peut être remplacé par une diode ; il peut même être supprimé car il n'est réellement utile que pour limiter la tension appliquée sur le drain du transistor de mémorisation (T2), en particulier pour des opérations de lecture. En effet, par exemple pour des mémoires de type FLASH, une tension de 2 à 3 V appliquée sur le drain du transistor de mémorisation (T2) est suffisante pour permettre la lecture de son contenu. Si on applique systématiquement la tension d'alimentation (V,,) sur le drain du transistor de mémorisation (T2), on risque à terme de l'endommager en décalant sa tension de seuil.
D'autres circuits de détection (13) peuvent également être envisagés.
La figure 2 montre une seconde réalisation possible du circuit de détection (13) qui comprend n transistors (Trl à Trn) identiques, une source de tension (14), un transistor (T4) et deux inverseurs (Il,<B>12)</B> .
La grille et le drain de chaque transistor (Trl à Trn) sont reliés ensemble pour réaliser des diodes.
Le drain du transistor (Trl) est connecté à la source d'alimentation qui fournit la tension d'alimentation (V,j et le drain des transistors (Tr., à Trn) est connecté à la source des transistors (Trl à Trn_1) . La source du transistor (Trn) est connectée au drain du transistor (T4) et la source du transistor (T4) est connectée à la masse.
La source de tension (14) fournit une tension de référence (Vref) qui est appliquée à la grille du transistor (T4).
Les deux inverseurs (Il, I2), comprenant chacun une borne d'entrée et une borne de sortie, sont connectés en série. La borne d'entrée (25) de l'inverseur (Il) est connectée au drain du transistor (T4) et est au potentiel Vz = Vcc - n*VT, VT étant la tension de seuil des n transistors. La borne de sortie de l'inverseur (I2) correspond à la borne de sortie (24) du circuit de détection (13). L'inverseur (1Z) fournit, sur sa borne de sortie, un signal d'état égal à un "1" logique lorsque la tension (V2) est supérieure à la tension de référence (Uref) Le circuit de détection de la figure 2 est moins intéressant que celui de la figure 1 car il consomme plus d'énergie.
Selon une variante, le schéma de la figure 1 peut être modifié pour introduire un élément (26) et un élément (27) qui ont été représentés en trait pointillés.
Le registre (26) est connecté entre la sortie du circuit de détection (13) et la cellule de mémoire (12). Le registre (26) comprend une borne d'entrée qui est connectée à la borne de sortie (24) du circuit de détection (13) et une borne de sortie qui est connectée à la borne d'entre de validation (el) de la cellule de mémoire (12). Le registre (26) permet de mémoriser l'application d'une surtension de la tension d'alimentation (VCj de courte durée, et ce pendant un temps suffisamment long pour permettre la programmation complète de la cellule de mémoire (12).
L'élément capacitif (27) est connecté entre la source de tension d'alimentation (V,j et la masse. En fonctionnement normal, l'élément capacitif (27) emmagasine de l'énergie. En cas de coupure de la tension d'alimentation (V,j immédiatement après l'application d'une surtension de la tension d'alimentation (V,,), l'élément capacitif (27) permet de disposer d'une réserve d'énergie pour programmer la cellule de mémoire (12). Une telle amélioration est intéressante mais elle nécessite l'utilisation d'un élément capacitif ayant une capacité importante, de l'ordre de 300 pF.
Le circuit de détection et de mémorisation d'une surtension selon l'invention est de préférence applicable à la détection d'une surtension de la tension d'alimentation d'une mémoire non-volatile, par exemple de type EPROM, EEPROM ou Flash, car dans ce cas, la cellule de mémoire (12) est une cellule de cette mémoire.
Claims (7)
1. Circuit de détection et de mémorisation d'une surtension pour mémoire programmable électriquement, caractérisé en ce qu'il comprend - un circuit de détection (13) pour détecter une surtension d'une valeur supérieure à une valeur maximale admissible (V,,maX) d'une tension d'alimentation (V,c) fournie par une source de tension d'alimentation, le circuit de détection (13) fournissant, sur une borne de sortie (24), un signal de commande si une surtension est détectée, - un circuit de haute tension (11) pour produire une haute tension (HT) de programmation à partir de la tension d'alimentation (Vcj, le circuit de haute tension (11) recevant la tension d'alimentation (V,j sur une borne d'entrée d'alimentation (E) et le signal de commande sur une borne d'entrée de validation (val), et - une cellule de mémoire (12) comportant une borne d'entrée de validation (el) pour recevoir le signal de commande, une borne d'entrée haute tension (e2) pour recevoir la haute tension (HT) et une borne d'entrée basse tension (e3) pour recevoir la tension d'alimentation (V,,).
2. Circuit selon la revendication 1, dans lequel le circuit de détection (13) comprend un pont diviseur capacitif (10) pour fournir une tension (V2), la tension (V2) étant une image de la tension d'alimentation (V,,), une source de tension (14) pour fournir une tension de référence (Vref), et un comparateur (Comp) recevant la tension (V2) sur une première borne d'entrée et la tension de référence (Vref) sur une deuxième borne d'entrée et fournissant le signal de commande si la tension (V2) est supérieure à la tension de référence (Vref).
3. Circuit selon la revendication 1, dans lequel le circuit de détection (13) comprend - n transistors (Tri à Trn) identiques, n étant un nombre entier, la grille et le drain de chaque transistor (Tri à Trn) étant connectés ensemble, le drain du transistor (Tri) étant connecté à la source de tension d'alimentation, le drain des transistors (Tr2 à Trn) étant connecté à la source des transistors (Tri à Trn_1) , - un transistor (T4) dont le drain est connecté à la source du transistor (Trn) et dont la source est reliée à la masse, - une source de tension (14) qui fournit une tension de référence (Vref) appliquée à la grille du transistor (T4), et - deux inverseurs (Il, 12) comprenant chacun une borne d'entrée et une borne de sortie, les deux inverseurs (Il, IZ) étant connectés en série, la borne d'entrée de l'inverseur (Il) étant connectée au drain du transistor (T4), la borne de sortie de l'inverseur (I2) correspondant à la borne de sortie (24) du circuit de détection (13).
4. Circuit selon la revendication 1, dans lequel la cellule de mémoire (12) comprend au moins un transistor de sélection (Tl) et un transistor de mémorisation (T,), les grilles de commande des transistors de sélection (Tl) et de mémorisation (T2) étant connectées respectivement à la borne d'entrée de sélection (el) et à la borne d'entrée haute tension (e2) de la cellule de mémoire (12), le drain du transistor de sélection (Tl) correspondant à la borne d'entrée basse tension (e3) de la cellule de mémoire (12), la source du transistor de sélection (T1) étant connectée au drain du transistor de mémorisation (T2), la source du transistor de mémorisation étant connectée et la masse.
5. Circuit selon la revendication 4, dans lequel la cellule de mémoire (12) comprend de plus un transistor (T3), connecté entre le transistor de sélection (T1) et le transistor de mémorisation (T2), le drain et la source du transistor (T3) étant connectés respectivement à la source du transistor de sélection (Tl) et au drain du transistor de mémorisation (T2),la grille et le drain du transistor (T3) étant connectés ensemble.
6. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend en outre un registre (26) pour mémoriser l'application d'une surtension de la tension d'alimentation (Vcc), le registre (26) comportant une borne d'entrée connectée à la borne de sortie (24) du circuit de détection et une borne de sortie connectée à la borne d'entrée de validation (el) de la cellule de mémoire (12).
7. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend en outre un élément capacitif (27) pour emmagasiner de l'énergie, une borne de l'élément capacitif (27) étant connectée à la source de tension d'alimentation (Vcc), l'autre borne étant connectée à la masse.
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