JP2008210415A - データ処理装置 - Google Patents
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Abstract
【解決手段】第1の電圧伝達手段を介して入力されたアナログ信号をデジタル信号に変換するA/D変換器と、フラッシュメモリに書き換え電圧を供給するフラッシュ電源発生回路とを備え、第2の電圧伝達手段はその書き換え電圧を前記A/D変換器の入力端子側に伝達するものである。
【選択図】図1
Description
a.CPU2はフラッシュメモリ10に格納されているCPU書き換え動作制御プログラム(以下、ブート用プログラムと称する)を、データバス8を介してRAM4に転送する。
f.コマンドデコーダ23は、フラッシュコマンドレジスタ22に書き込まれたコマンドを解読して、シーケンス回路20に、どのコマンドを実行すべきかを伝える。
リードコマンド:フラッシュメモリの内容を読み出す。
プログラムベリファイコマンド:書き込み実行後、データが書き込まれたかどうか確認するためにフラッシュメモリの内容を読み出す。
イレーズベリファイコマンド:消去実行後、データが消去されたかどうか確認するためにフラッシュメモリの内容を読み出す。
実施の形態1.
図1はこの発明の実施の形態1によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。図1において、1はマイコン、2はCPU、3はフラッシュメモリ部、4はRAM、5はA/D変換器、6はタイマ、シリアルI/O、D/A変換器、監視タイマ等の周辺装置、7は入出力ポート制御部、8はCPU2とフラッシュメモリ部3、RAM4、A/D変換器5、周辺装置6、入出力ポート制御部7間に接続されたデータバスである。
a.プログラムのRAM4転送。
c.CPU書き換えモード選択。
以上の測定手順は従来装置と同じである。
f.コマンドデコーダ23はこのコマンドを解読し、結果をシーケンス回路20に伝える。
実施の形態2.
図3はこの発明の実施の形態2によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図であり、トランスミッションゲート8nの近くにトランスミッションゲート50、51、52のうちのどれか1つでもオン(開)する時にオン(開)する遮断制御可能な第3の電圧伝達手段としてのトランスミッションゲート53を設けたものである。このトランスミッションゲート53はCPU2によって制御する。他の構成は実施の形態1と同一であるから、同一部分には同一符号を付して重複説明を省略する。
実施の形態3.
図4はこの発明の実施の形態3によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。54はトランスミッションゲート50、51、52のうちのどれか1つでもオン(開)する時にオン(開)する第3の電圧伝達手段としてのトランスミッションゲートであり、トランスミッションゲート80,81,8nの出力端子に接続され、このトランスミッションゲート54がオン(開)する時はトランスミッションゲート80、81、8nは全てオフ(閉)する。他の構成は実施の形態1と同一であるから、同一部分には同一符号を付して重複説明を省略する。
実施の形態4.
図5はこの発明の実施の形態4によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。図において、40、41、42はトランスミッションゲート50、51、52の出力をそれぞれトランスミッションゲート80、81、8nに伝達する信号線であり、他の構成は実施の形態1と同一であるから、同一部分には同一符号を付して重複説明を省略する。
実施の形態5.
図7はこの発明の実施の形態5によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図であり、トランスミッションゲート50、51、52をトランスミッションゲート80、81、8nと並列に配置し、それらの出力を1本にまとめてA/D変換器5の入力端ANINに接続したもので、図2に示すフラッシュ制御レジスタ21の「測定電源選択ビット」で測定するを選ぶと対応するトランスミッションゲート50、51、52のどれかがオン(開)し、トランスミッションゲート80、81、8nは全てオフ(閉)する。なお、他の構成は実施の形態1と同一であるから、同一部分には同一符号を付して重複説明を省略する。
実施の形態6.
通常マイコンでは、A/D変換器5、トランスミッションゲート80、81、8n等はVSS(=0V)からVCC(=5.0V)の間の電圧レベルを測定したり、伝達したりするように設計されているので、VCC(=5.0V)を越える電圧に対応できるように再設計し直さないと、例えば図16のプログラムベリファイ時のVDEC(=6.3V)、VAMP(=5.5V)等は測定できないことになる。
実施の形態7.
上記実施の形態1から実施の形態5では、A/D変換の開始は、CPU2がコマンドをフラッシュコマンドレジスタ22へ書き込んだ(e)の後、一定時間を待ってA/D変換器5を起動させる(k)という例を示したが、A/D変換器5の起動をフラッシュメモリ制御部18に行わせてもよい。
実施の形態8.
上記実施の形態1ではCPU2が各コマンドをコマンドレジスタに書き込むことにより、シーケンス回路20、フラッシュ電源発生回路17を起動し、各電源(VAMP等)を発生させる例を示したが、図10はフラッシュ制御レジスタ21にコマンド対応の電圧発生選択ビットを設け、その状態を選択したら、コマンドにかかわらず、フラッシュ電源発生回路17が所定の電圧を発生するようにする。
実施の形態9.
マイコンのチップ内は、各種信号線が縦横に走っており、各種配線(例えばアルミ配線)間の容量カップリングにより一方の電圧レベルの変化が隣の線にノイズとして伝達される。通常のデジタル値(0Vまたは5V)では特に問題とはならないが、上記電源電圧値のようなアナログ値を伝える配線にノイズが乗るとA/D変換した場合の精度が低下する。
実施の形態10.
上記実施の形態1から実施の形態9ではフラッシュ電源発生回路17が生成した電圧(VAMP等)をA/D変換器5で測定する構成を説明したが、実施の形態4の一部を変更することにより、外部からこれ等の電源電圧を供給することができる。
Claims (11)
- マイクロコンピュータの入力端子とA/D変換器のアナログ入力端子間に設けた遮断制御可能な第1の電圧伝達手段と、フラッシュメモリ用電源線と前記A/D変換器のアナログ入力端子間に設けた遮断制御可能な第2の電圧伝達手段と、通常動作モードでは前記第1の電圧伝達手段をON、第2の電圧伝達手段をOFFとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第1の電圧伝達手段をOFF、第2の電圧伝達手段をONとし、前記A/D変換器の変換結果の読み出し制御を行うCPUとを備えたフラッシュメモリ内蔵マイクロコンピュータ。
- 第1の電圧伝達手段の入力端子側に第2の電圧伝達手段の出力端子を接続したことを特徴とする請求項1記載のフラッシュメモリ内蔵マイクロコンピュータ。
- 第1の電圧伝達手段の入力端子と第2の電圧伝達手段の出力端子間の接続路に設け該第1の電圧伝達手段の近傍に配置した遮断制御可能な第3の電圧伝達手段を備えたことを特徴とする請求項1記載のフラッシュメモリ内蔵マイクロコンピュータ。
- 第1の電圧伝達手段の出力端子側に第3の電圧伝達手段の出力端子を接続したことを特徴とする請求項3記載のフラッシュメモリ内蔵マイクロコンピュータ。
- 第1の電圧伝達手段の入力端子側に第2の電圧伝達手段の出力端子を専用の伝送路で接続したことを特徴とする請求項1記載のフラッシュメモリ内蔵マイクロコンピュータ。
- 第1の電圧伝達手段に近接して第2の電圧伝達手段を配置したことを特徴とする請求項1記載のフラッシュメモリ内蔵マイクロコンピュータ。
- マイクロコンピュータの入力端子とA/D変換器のアナログ入力端子間に設けた遮断制御可能な第1の電圧伝達手段と、フラッシュメモリ用電源線に2つの電圧分圧素子を直列に接続しその電圧分圧素子の中間をA/D変換器の入力端に接続した遮断制御可能な第2の電圧伝達手段を含む降圧手段と、通常動作モードでは前記第1の電圧伝達手段をON、前記第2の電圧伝達手段をOFFとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第1の電圧伝達手段をOFF、前記第2の電圧伝達手段をONとし、前記A/D変換器の変換結果の読み出し制御を行うCPUとを備えたフラッシュメモリ内蔵マイクロコンピュータ。
- A/D変換器の外部トリガ入力端子からのトリガと、フラッシュメモリ制御部のシーケンス回路からのトリガ信号を選択するスイッチを設け、通常動作モードでは前者のトリガが電圧測定モードでは後者のトリガを選択することを特徴とする請求項1から請求項3のうちのいずれか1項あるいは請求項5または請求項6記載のフラッシュメモリ内蔵マイクロコンピュータ。
- フラッシュメモリ制御部のフラッシュ制御レジスタにコマンド対応の電圧発生選択ビットを設けたことを特徴とする請求項1から請求項3のうちのいずれか1項あるいは請求項5または請求項6記載のフラッシュメモリ内蔵マイクロコンピュータ。
- 第2の電圧伝達手段の出力をA/D変換器の入力端子に供給する伝送路の両側に配置した接地線または電源線を備えたことを特徴とする請求項1から請求項3のうちのいずれか1項あるいは請求項5または請求項6記載のフラッシュメモリ内蔵マイクロコンピュータ。
- フラッシュメモリ用電源線の第2の電圧伝達手段と直列に第4の電圧伝達手段を接続し、この両電圧伝達手段の接続中点をフラッシュメモリの電圧消費部に接続したことを特徴とする請求項1から請求項3のうちのいずれか1項あるいは請求項5または請求項6記載のフラッシュメモリ内蔵マイクロコンピュータ。
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JP2008146940A JP2008210415A (ja) | 2008-06-04 | 2008-06-04 | データ処理装置 |
Applications Claiming Priority (1)
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JP2008146940A JP2008210415A (ja) | 2008-06-04 | 2008-06-04 | データ処理装置 |
Related Parent Applications (1)
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Publication Number | Publication Date |
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Family
ID=39786608
Family Applications (1)
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JP2008146940A Pending JP2008210415A (ja) | 2008-06-04 | 2008-06-04 | データ処理装置 |
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH04102080A (ja) * | 1990-08-21 | 1992-04-03 | Toshiba Corp | 半導体評価回路 |
JPH05325580A (ja) * | 1992-05-28 | 1993-12-10 | Mitsubishi Electric Corp | 不揮発性メモリ |
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2008
- 2008-06-04 JP JP2008146940A patent/JP2008210415A/ja active Pending
Patent Citations (2)
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JPH04102080A (ja) * | 1990-08-21 | 1992-04-03 | Toshiba Corp | 半導体評価回路 |
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