JP4229482B2 - フラッシュメモリ内蔵マイクロコンピュータ - Google Patents
フラッシュメモリ内蔵マイクロコンピュータ Download PDFInfo
- Publication number
- JP4229482B2 JP4229482B2 JP29299097A JP29299097A JP4229482B2 JP 4229482 B2 JP4229482 B2 JP 4229482B2 JP 29299097 A JP29299097 A JP 29299097A JP 29299097 A JP29299097 A JP 29299097A JP 4229482 B2 JP4229482 B2 JP 4229482B2
- Authority
- JP
- Japan
- Prior art keywords
- flash memory
- transmission means
- voltage
- input terminal
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005540 biological transmission Effects 0.000 claims description 135
- 238000005259 measurement Methods 0.000 claims description 30
- 238000006243 chemical reaction Methods 0.000 claims description 25
- 238000012546 transfer Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 29
- ATCJTYORYKLVIA-SRXJVYAUSA-N vamp regimen Chemical compound O=C1C=C[C@]2(C)[C@H]3[C@@H](O)C[C@](C)([C@@](CC4)(O)C(=O)CO)[C@@H]4[C@@H]3CCC2=C1.C=1N=C2N=C(N)N=C(N)C2=NC=1CN(C)C1=CC=C(C(=O)N[C@@H](CCC(O)=O)C(O)=O)C=C1.O([C@H]1C[C@@](O)(CC=2C(O)=C3C(=O)C=4C=CC=C(C=4C(=O)C3=C(O)C=21)OC)C(=O)CO)[C@H]1C[C@H](N)[C@H](O)[C@H](C)O1.C([C@H](C[C@]1(C(=O)OC)C=2C(=CC3=C(C45[C@H]([C@@]([C@H](OC(C)=O)[C@]6(CC)C=CCN([C@H]56)CC4)(O)C(=O)OC)N3C=O)C=2)OC)C[C@@](C2)(O)CC)N2CCC2=C1NC1=CC=CC=C21 ATCJTYORYKLVIA-SRXJVYAUSA-N 0.000 description 26
- 230000000694 effects Effects 0.000 description 19
- 238000000034 method Methods 0.000 description 14
- 238000010248 power generation Methods 0.000 description 14
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 239000000523 sample Substances 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5004—Voltage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、フラッシュメモリを内蔵したマイクロコンピュータ（以下、マイコンと称する）に関し、特に内蔵する中央演算処理装置（以下、ＣＰＵと称する）を用いて、フラッシュメモリの消去、書き込み制御を行う機能を有するマイコンに関するものである。
【０００２】
【従来の技術】
マイコンに内蔵されたフラッシュメモリの内容を消去（イレーズ）、書き込み（プログラム）する方法として、従来大きく分けて、ＣＰＵを停止させた状態で外部のフラッシュライタを用いて書き換える外部書き換えモードと、内蔵ＣＰＵを用いてフラッシュメモリの内容書き換え制御を行うＣＰＵ書き換えモードがある。
【０００３】
図１３は従来のＣＰＵ書き換えモード付きのフラッシュメモリ内蔵マイコンの構成を示すブロック図である。図１３において、１はマイコン、２はＣＰＵ、３はフラッシュメモリ部、４はＲＡＭ、５はＡ／Ｄ変換器、６はタイマ、シリアルＩ／Ｏ、Ｄ／Ａ変換器、監視タイマ等の周辺装置、７は入出力ポート制御部、８はＣＰＵ２とフラッシュメモリ部３、ＲＡＭ４、Ａ／Ｄ変換器５、周辺装置６、入出力ポート制御部７間に接続されたデータバスである。
【０００４】
上記フラッシュメモリ部３は、フラッシュメモリ（メモリセルアレイ）１０、アドレスデコーダ１１、センスアンプ／書き込み回路１２、ソース回路１３、フラッシュ電源発生回路１７、フラッシュメモリ制御部１８とを有し、このフラッシュメモリ制御部１８はシーケンス回路２０、フラッシュ制御レジスタ２１、フラッシュコマンドレジスタ２２、コマンドデコーダ２３を有する。そして、フラッシュメモリ制御部１８は制御線３１、３２を介してセンスアンプ／書き込み回路１２、フラッシュ電源発生回路１７と接続されている。
【０００５】
フラッシュ電源発生回路１７で生成した電圧は、電源線３５、３６、３７を通してセンスアンプ／書き込み回路１２、アドレスデコーダ１１、ソース回路１３へ供給する。また、フラッシュ電源発生回路１７は電源端子６０、６１、６２を通じて外部から入力される電源ＶPP、ＶCC、ＶSSを用いて、電源線３５、３６、３７へ出力する電圧を生成する。
【０００６】
８０、８１、８ｎは入力端子７０、７１、７ｎから入力されるアナログ電圧を選択し、Ａ／Ｄ変換器５の入力端ＡＮINへ供給するトランスミッションゲート、端子６７はＡ／Ｄ変換器５の変換動作開始を外部トリガで行わせる場合の外部トリガＡＤTRG 入力端子である。
【０００７】
図１４は図１３におけるトランスミッションゲート８０、８１、８ｎ等の１つの構成を示す回路図であり、ひし形で示すトランスミッションゲート２００がＮｃｈトランジスタ２０１とＰｃｈトランジスタ２０２で構成されている。
【０００８】
次にＣＰＵ書き換えモードの動作を説明する。
ａ．ＣＰＵ２はフラッシュメモリ１０に格納されているＣＰＵ書き換え動作制御プログラム（以下、ブート用プログラムと称する）を、データバス８を介してＲＡＭ４に転送する。
ｂ．ＲＡＭ４内のブート用プログラムへジャンプ（以下の動作をＲＡＭ内のブート用プログラムで実行させるため）。
ｃ．ＣＰＵ２がフラッシュ制御レジスタ２１内の「ＣＰＵ書き換えモード選択ビット」に「１」を書き込み、このモードを選択する。
ｄ．マイコン１の外部からフラッシュ電源発生回路１７に書き込み、消去時に使用する高電圧ＶPP（１２．０Ｖ）を供給する。これにより、フラッシュメモリ用電源の生成が可能となる。
ｅ．ＣＰＵ２はフラッシュコマンドレジスタ２２にコマンドを書き込む。
【０００９】
ｆ．コマンドデコーダ２３は、フラッシュコマンドレジスタ２２に書き込まれたコマンドを解読して、シーケンス回路２０に、どのコマンドを実行すべきかを伝える。
ｇ．シーケンス回路２０はそのコマンドに対応するシーケンスを走らせ、制御線３１、３２を介してフラッシュ電源発生回路１７、アドレスデコーダ１１、センスアンプ／書き込み回路１２をしかるべきタイミングで動作させる。
ｈ．フラッシュ電源発生回路１７は、電源線３５、３６、３７に必要なレベルの電圧を必要なタイミングで発生させ、それぞれセンスアンプ／書き込み回路１２、アドレスデコーダ１１、ソース回路１３へ供給する。
【００１０】
上記のコマンドとしては、例えば次のものがある。
リードコマンド：フラッシュメモリの内容を読み出す。
プログラムコマンド：フラッシュメモリへの書き込みを行う。
プログラムベリファイコマンド：書き込み実行後、データが書き込まれたかどうか確認するためにフラッシュメモリの内容を読み出す。
イレーズコマンド：フラッシュメモリの内容を消去する。
イレーズベリファイコマンド：消去実行後、データが消去されたかどうか確認するためにフラッシュメモリの内容を読み出す。
【００１１】
図１５は各コマンド実行中にフラッシュ電源発生回路１７から出力される電源の電圧レベルがどのように設定されたかを例示する図である。
【００１２】
図１６は各コマンド実行中の動きを説明するためにフラッシュメモリ１０、アドレスデコーダ１１、センスアンプ／書き込み回路１２、ソース回路１３から１ビットのメモリセルに接続される部分を抜き出したブロック図で、実際はこれ等の回路が多数並んで配置されている。
【００１３】
図１６において、１２７は１ビットのメモリセル、１３０、１３１はアドレスデコーダ１１内の回路で、それぞれアドレスデコーダ回路、ワード線バッファであり、電源ＶＤＥＣ２、ＶＤＥＣで駆動される。この電源ＶＤＥＣ２、ＶＤＥＣは図１３の電源線３６に相当する。
【００１４】
１２１、１２２、１２３はセンスアンプ／書き込み回路１２内の回路で、それぞれセンスアンプ、書き込み回路、ビット線のセレクタであり、センスアンプ１２１は電源ＶＡＭＰ、書き込み回路は電源ＶＭＤで駆動される。１３３はソース回路で電源ＶＭＳで駆動される。
【００１５】
次に各コマンドにより起動される動作モードによって、図１６の各回路がどのように動作するかを説明する。
読み出し時（リード）：図１５に示すとおり、各電圧は全て５．０Ｖで、ワード線１３５も５Ｖ「Ｈ」となる。センスアンプ１２１はビット線１３６の電位をセンスし、メモリセル１２７が電流を流しやすいか（データ「１」）、流しにくいか（データ「０」）により、メモリセル１２７に格納されているデータをセンスし、データバス８に出力する。
【００１６】
書き込み時（プログラム）：ワード線バッファ１３１用電源ＶＤＥＣが１２Ｖとなるので、メモリセル１２７のゲートにつながるワード線１３５も１２Ｖになる。また、書き込み回路１２２の電源ＶＭＤも１２Ｖとなるので、ドレインにつながるビット線１３６は７Ｖ程度となる。ソース回路１３３の電源は０Ｖである。この状態でメモリセル１２７のドレイン−ソース間に大電流を流し、発生したホットエレクトロンをフローティングゲート１２８へ注入し、データ「０」を書き込む（電流を流しにくくする）。
【００１７】
消去時（イレーズ）：ソース回路１３３の電源ＶＭＳを１２．０Ｖにし、ワード線１３５を０Ｖ「Ｌ」（アドレスデコーダ回路で制御）にし、ビット線１３６をセレクタ１２３で遮断する。この状態でトンネル現象を利用して、フローティングゲート１２８内の電子をソースへ引き抜き、消去（データ「１」に相当、電流を流しやすくする）する。
【００１８】
プログラムベリファイ時：ＶＤＥＣを６．３Ｖとしてワード線を同じ６．３Ｖとする。一方、ＶＡＭＰは５．５Ｖで、センスアンプは５．５Ｖで動作する。この状態ではリード時に比べ、メモリセル１２７は電流を流しやすい。すなわち、データ「１」（消去）と読み出されやすい。従って、メモリセル１２７に深く書き込まれていないと、データ「０」（書き込み）と判断されない。データ「１」と判断されたら、プログラムコマンドを再度実行し、次のプログラムベリファイで「０」と判断されるまで、この動作を繰り返す。
【００１９】
イレーズベリファイ時：電源ＶＤＥＣ、ＶＤＥＣ２を３．５Ｖとしてワード線を３．５Ｖとし、電源ＶＡＭＰを４．０Ｖとし、センスアンプを４．０Ｖで駆動する。この状態ではプログラムベリファイ時とは逆にデータ「０」（書き込み）と読み出されやすい。すなわち、充分に消去されていないとデータ「１」（消去）と判断されない。消去と判断されるまでイレーズとイレーズベリファイを繰り返す。
【００２０】
プログラムベリファイ、イレーズベリファイ時に上記のように電源ＶＤＥＣ，ＶＤＥＣ２，ＶＡＭＰの電圧レベルを中間電位にして読み出すことにより、メモリセル１２７への書き込みレベル、消去レベルの深さ（フローティングゲート内の電子の量または電流の流しやすさ）を調整（一定の深さまで書き込むまたは消去する）している。
【００２１】
従って、書き込み、消去の深さは、これ等の電源電圧に大きく依存することになり、この電圧レベルの調整は、フラッシュメモリの特性を決めるうえで非常に重要である。この電圧が設計値通りに生成されていないと、例えば書き込みが残りすぎて、フローティングゲートから電子が少し抜けただけでデータが消えてしまったり（データ「０」が読めない）、逆に書き込みが深過ぎると、消去しにくくなったりといった不具合が発生する（消去の深さについても同様である）。
【００２２】
ところが、このフラッシュ電源発生回路１７は、調整が難しく、ウエハプロセスの変更、ラインの変更、プロダクトパラメータの変動等により電圧レベルが変動してしまう可能性がある。従って、新規製品の開発時、ウエハプロセス、ラインの変更時あるいはトラブル発生時等にこれ等の電圧レベルを測定する必要がある。
【００２３】
【発明が解決しようとする課題】
従来のフラッシュメモリ内蔵のマイクロコンピュータは以上のように構成されているので、電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ２等は、チップ外部から測定する手段がなかったので、チップ上のこれ等の配線上にプローブを当てて直接測定していた。このため、保護膜なしのサンプルを作製したり、保護膜を除去したりの手間が必要な上、数μｍ〜１μｍ前後の配線にプローブを当てる高度な技術と専用の測定装置が必要であるとの課題があった。
【００２４】
また、通常のウエハテストでは、これ等の電源電圧レベルの測定ができないので、一度、上記プローブを当てて測定し、回路、プロダクトパラメータ等を調整した後は、大幅な変更がない限り再測定はされなかった。この間、フラッシュ電源発生回路１７が種々の変動に影響を受けにくいように設計されており、また、十分な動作マージンを見込んでいるので、変動がすぐに製品トラブルに結びつくものではないが、例えば、プロダクトパラメータの変動や装置トラブルあるいは微細な異物等が原因で電圧レベルが変動しても検出できない可能性があるという課題があった。
なお、上記フラッシュメモリ電源電圧レベルをＡ／Ｄ変換器で測定するものが、例えば特開平５−３２５５８０号公報、特開平８−１６７４７号公報に開示されているが、電圧レベル測定のために専用のＡ／Ｄ変換器を設けているため、構成が複雑で高価である。また、Ａ／Ｄ変換結果は直接レジスタに読み出す、あるいはデジタル値で保存後アナログ値に変換して出力するもので、その読み出しに内蔵ＣＰＵは使用せず、その読み出しも面倒である。
【００２５】
この発明は上記のような課題を解決するためになされもので、フラッシュメモリ部内で生成されるフラッシュメモリ制御用の電源電圧を、通常のテスタや簡易な評価装置を用いて測定できるようにすることを目的とする。
【００２６】
この電源電圧測定により、製品評価を迅速に実施でき、また、ウエハプロセス直後のウエハテストで全チップの測定が行えるので、万一変動があった場合のウエハプロセスへのフィードバックまたは不良品（異物等で著しく電圧値がずれたチップ）のリジェクトが容易に行えるようにすることを目的とする。
【００２７】
【課題を解決するための手段】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、マイクロコンピュータの外部入力端子に入力端子が接続され、Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第１の電圧伝達手段と、フラッシュメモリ用電源線に入力端子が接続され、前記Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第２の電圧伝達手段とを備え、ＣＰＵは通常動作モードでは前記第１の電圧伝達手段をＯＮ、第２の電圧伝達手段をＯＦＦとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第１の電圧伝達手段をＯＦＦ、第２の電圧伝達手段をＯＮとし、前記Ａ／Ｄ変換器の変換結果の読み出し制御を行うものである。
【００２８】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、マイクロコンピュータの外部入力端子に入力端子が接続され、Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第１の電圧伝達手段と、フラッシュメモリ用電源線に入力端子が接続され、前記第１の電圧伝達手段の入力端子に出力端子が接続された遮断制御可能な第２の電圧伝達手段とを備え、ＣＰＵは通常動作モードでは前記第１の電圧伝達手段をＯＮ、第２の電圧伝達手段をＯＦＦとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第１の電圧伝達手段をＯＮ、第２の電圧伝達手段をＯＮとし、前記Ａ／Ｄ変換器の変換結果の読み出し制御を行うものである。
【００２９】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第１の電圧伝達手段と第１の接続路を介して出力端子が接続され、前記第２の電圧伝達手段の出力端子と前記第１の接続路よりも長い接続路を介して接続された遮断制御可能な第３の電圧伝達手段を備えたものである。
【００３０】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第１の電圧伝達手段の出力端子側と第２の接続路を介して出力端子が接続され、前記第２の電圧伝達手段の出力端子と前記第１の接続路よりも長い接続路を介して接続された遮断制御可能な第３の電圧伝達手段を備えたものである。
【００３１】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、前記Ａ／Ｄ変換器のアナログ入力端子と前記第２の電圧伝達手段の出力端子との接続路を、前記フラッシュメモリ用電源線と前記第２の電圧伝達手段の入力端子との接続路よりも短くしたものである。
【００３２】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、前記マイクロコンピュータの外部入力端子と前記第２の電圧伝達手段の出力端子との接続路を、前記フラッシュメモリ用電源線と前記第２の電圧伝達手段の入力端子との接続路よりも短くしたものである。
【００３４】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、Ａ／Ｄ変換器の外部トリガ入力端子からのトリガ信号と、フラッシュメモリ制御部のシーケンス回路からのトリガ信号を受けて選択するスイッチを設け、通常動作モードでは前者のトリガが電圧測定モードでは後者のトリガを選択するようにしたものである。
【００３８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。図１において、１はマイコン、２はＣＰＵ、３はフラッシュメモリ部、４はＲＡＭ、５はＡ／Ｄ変換器、６はタイマ、シリアルＩ／Ｏ、Ｄ／Ａ変換器、監視タイマ等の周辺装置、７は入出力ポート制御部、８はＣＰＵ２とフラッシュメモリ部３、ＲＡＭ４、Ａ／Ｄ変換器５、周辺装置６、入出力ポート制御部７間に接続されたデータバスである。
【００３９】
上記フラッシュメモリ部３は、フラッシュメモリ（メモリセルアレイ）１０、アドレスデコーダ１１、センスアンプ／書き込み回路１２、ソース回路１３、フラッシュ電源発生回路１７、フラッシュメモリ制御部１８とを有し、このフラッシュメモリ制御部１８はシーケンス回路２０、フラッシュ制御レジスタ２１、フラッシュコマンドレジスタ２２、コマンドデコーダ２３を有する。そして、フラッシュメモリ制御部１８は制御線３１、３２を介してセンスアンプ／書き込み回路１２、フラッシュ電源発生回路１７と接続されている。
【００４０】
フラッシュ電源発生回路１７で生成した電圧は、電源線３５、３６、３７を通してセンスアンプ／書き込み回路１２、アドレスデコーダ１１、ソース回路１３へ供給する。また、フラッシュ電源発生回路１７は電源端子６０、６１、６２を通じて外部から入力される電源ＶPP、ＶCC、ＶSSを用いて、電源線３５、３６、３７へ出力する電圧を生成する。
【００４１】
８０，８１，８ｎは入力端子７０、７１、７ｎから入力されるアナログ電圧を選択し、Ａ／Ｄ変換器５の入力端ＡＮINへ供給する遮断制御可能な第１の電圧伝達手段としてのトランスミッションゲート、端子６７はＡ／Ｄ変換器５の変換動作開始を外部トリガで行わせる場合の外部トリガＡＤTRG 入力端子である。
【００４２】
５０，５１，５２はそれぞれ電源線３５，３６，３７に接続され電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ２を測定する遮断制御可能な第２の電圧伝達手段としてのトランスミッションゲートであり、これ等は配線３９を介して入力端子７ｎ（ＡＮｎ）に接続されている。そして、このトランスミッションゲート５０、５１、５２の開閉を選択するために選択ビットがフラッシユ制御レジスタ２１に追加されている。
【００４３】
なお、上記トランスミッションゲート８０，８１，８ｎはＡ／Ｄ変換器５の中に設けられたアドレスデコーダ、またトランスミッションゲート５０，５１，５２はフラッシュメモリ部３の中に設けられたアドレスデコーダを介してＣＰＵ２により制御されるが、その具体的構成の図示は省略する。
【００４４】
次に動作について説明する。
通常のフラッシュメモリの消去、書き込みの動作は前記従来装置と同一であるから説明を省略する。以下、電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ２等の測定手順を示す。例えば、イレーズベリファイ時の電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ２を測定する場合には、
ａ．プログラムのＲＡＭ４転送。
ｂ．ＲＡＭ４へジャンプ。
ｃ．ＣＰＵ書き換えモード選択。
ｄ．ＶPP印加。
以上の測定手順は従来装置と同じである。
【００４５】
ｅ．イレーズベリファイコマンドをフラッシュコマンドレジスタ２２へ書き込む。
ｆ．コマンドデコーダ２３はこのコマンドを解読し、結果をシーケンス回路２０に伝える。
ｇ．シーケンス回路２０はイレーズベリファイコマンドに対応した電位をフラッシュ電源発生回路１７に生成させる信号を出力する。
ｈ．フラッシュ電源発生回路１７はイレーズベリファイ用の電圧を発生し、センスアンプ／書き込み回路１２、アドレスデコーダ１１等へ伝達する。
ｉ．ＣＰＵ２は図２に示す構成のフラッシュ制御レジスタ２１の「測定電源選択ビット」にコード（例えばＶＡＭＰを測定するというコード）を書き込む（コードを書き込む前までは全てのトランスミッションゲート５０、５１、５２をオフ（閉）するコードがデフォルト値として自動的に設定される）。
【００４６】
ｊ．トランスミッションゲート５０がオン（開）し、電源ＶＡＭＰの電圧レベル（によると４．０Ｖ）が配線３９を通って、Ａ／Ｄ変換器５の前段のトランスミッションゲート８ｎの入力端（つまり入力端子７ｎ）に伝達される。
ｋ．ＣＰＵ２は電源ＶＡＭＰの電圧レベルが安定するのを待ったあと、Ａ／Ｄ変換器５を起動させ、入力端子（７ｎ）からのアナログ電位を測定させる。
ｌ．Ａ／Ｄ変換器５はＡ／Ｄ変換を行い、その結果（デジタル値）を内部のＡ／Ｄ変換結果レジスタへ書き込むと同時にＣＰＵ２にＡ／Ｄ変換終了割り込みを要求する。
ｍ．ＣＰＵ２はこの割り込み要求を受けて、Ａ／Ｄ変換結果レジスタの内部を読み出す。
ｎ．ＣＰＵ２はこの結果を例えば入出力ポート制御部７を介してポートＰｎに出力する。外部データバスを使用するモードでは結果データをこの外部データバスにＣＰＵ制御で出力してもよい。
ｏ．テスタでのテスト、評価装置（基板）を用いた評価では、このポートＰｎの状態（デジタル値例えば「１１０１１０１１等」）を読み出すことにより、ＶＡＭＰの電圧レベルを知ることができる。
【００４７】
イレーズベリファイ、リード等についても前記（ｅ）において書き込むコマンドを変えるだけで同様に測定できる。
上記（ｋ）〜（ｏ）では内蔵のＡ／Ｄ変換器５を用いてＶＡＭＰのレベルを測定する方法を示したが、別の方法として（ｊ）でトランスミッションゲート８ｎに出力されるＶＡＭＰの電圧レベルを直接測定することも可能である。
【００４８】
以上のように、この実施の形態１によれば、入力端７ｎと電源ＶＡＭＰ等間にトランスミッションゲート５０、５１、５２を設けるという少ない回路変更により、従来測定することに多大な手間がかかった電源ＶＡＭＰ等の電圧レベルの測定を簡単に行うことができるという効果が得られる。また、テスタでも容易に測定できるので、ウエハプロセス工程へのフィードバックや不具合品のリジェクトを容易に行うことができるという効果が得られる。
【００４９】
実施の形態２．
図３はこの発明の実施の形態２によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図であり、トランスミッションゲート８ｎの近くにトランスミッションゲート５０、５１、５２のうちのどれか１つでもオン（開）する時にオン（開）する遮断制御可能な第３の電圧伝達手段としてのトランスミッションゲート５３を設けたものである。このトランスミッションゲート５３はＣＰＵ２によって制御する。他の構成は実施の形態１と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【００５０】
以上のように、この実施の形態２によれば、トランスミッションゲート５３を入力端子７ｎとトランスミッションゲート８ｎの近傍に配置することにより、両者入力端子７ｎ−トランスミッションゲート８ｎ間の配線（非常に長い配線３９）に乗ってくる可能性があるチップ内部のノイズの影響を遮断できるので、通常の入力端子７ｎに入力されるアナログ値ＡＮｎをＡ／Ｄ変換する場合において、精度を悪化させないという効果がある。
【００５１】
実施の形態３．
図４はこの発明の実施の形態３によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。５４はトランスミッションゲート５０、５１、５２のうちのどれか１つでもオン（開）する時にオン（開）する第３の電圧伝達手段としてのトランスミッションゲートであり、トランスミッションゲート８０，８１，８ｎの出力端子に接続され、このトランスミッションゲート５４がオン（開）する時はトランスミッションゲート８０、８１、８ｎは全てオフ（閉）する。他の構成は実施の形態１と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【００５２】
以上のように、この実施の形態３によれば、上記実施の形態２と同様に通常のＡ／Ｄ変換精度に影響を与えないという効果が得られる。また、電源ＶＡＭＰ等の測定において、実施の形態２ではトランスミッションゲート５０、５３、８ｎの３段を通るがこの実施の形態３ではトランスミッションゲート５０、５４の２段しか通らないので、より精度の高い測定を行うことができる。ただし、フラッシュメモリ用電源の電圧を直接端子７ｎ（ＡＮｎ）で測定することはできない。
【００５３】
実施の形態４．
図５はこの発明の実施の形態４によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。図において、４０、４１、４２はトランスミッションゲート５０、５１、５２の出力をそれぞれトランスミッションゲート８０、８１、８ｎに伝達する信号線であり、他の構成は実施の形態１と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【００５４】
図６はこの実施の形態４のフラッシュメモリ内蔵マイクロコンピュータの一構成部分であるフラッシュ制御レジスタ２１の構成図を示すもので、実施の形態１の一構成部分であるフラッシュ制御レジスタの「測定電源選択ビット」の代わりに、「電源測定モード選択ビット」を設けたもので、この「電源測定モード選択ビット」に「１」を書き込むと、トランスミッションゲート５０、５１、５２が全てオン（開）する。
【００５５】
この状態でＡ／Ｄ変換器５を動作させ、トランスミッションゲート８０、８１、８ｎからの入力を順に測定していけば、電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ２が一度（Ａ／Ｄ変換は同時にはできない、自動的に順番に測定する）に測定できる。
【００５６】
以上のように、この実施の形態４によれば、実施の形態１による効果に加え、複数の電圧を一度にまとめて測定することができるという効果が得られる。なお、トランスミッションゲート５０、５１、５２をトランスミッションゲート８０、８１、８ｎの近くに配置してもよく、このようにすれば、実施の形態２と同様にチップ内のノイズの影響を抑えるることができる。
【００５７】
実施の形態５．
図７はこの発明の実施の形態５によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図であり、トランスミッションゲート５０、５１、５２をトランスミッションゲート８０、８１、８ｎと並列に配置し、それらの出力を１本にまとめてＡ／Ｄ変換器５の入力端ＡＮINに接続したもので、図２に示すフラッシュ制御レジスタ２１の「測定電源選択ビット」で測定するを選ぶと対応するトランスミッションゲート５０、５１、５２のどれかがオン（開）し、トランスミッションゲート８０、８１、８ｎは全てオフ（閉）する。なお、他の構成は実施の形態１と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【００５８】
以上のように、この実施の形態５によれば、トランスミッションゲート５０、５１、５２の１段を通るだけでＡ／Ｄ変換器５に入力されるので、Ａ／Ｄ変換精度が向上するという効果が得られる。また、トランスミッションゲート８０、８１、８ｎと分けているので、通常の入力端子７０、７１、７ｎのアナログ入力値変換においても、内部ノイズの影響を受けにくいという効果がある。
【００５９】
実施の形態６．
通常マイコンでは、Ａ／Ｄ変換器５、トランスミッションゲート８０、８１、８ｎ等はＶSS（＝０Ｖ）からＶCC（＝５．０Ｖ）の間の電圧レベルを測定したり、伝達したりするように設計されているので、ＶCC（＝５．０Ｖ）を越える電圧に対応できるように再設計し直さないと、例えば図１６のプログラムベリファイ時のＶＤＥＣ（＝６．３Ｖ）、ＶＡＭＰ（＝５．５Ｖ）等は測定できないことになる。
【００６０】
これを回避して、マイコン１に通常使用されているＡ／Ｄ変換器５と周辺装置６を有効に活用するためには、フラッシュメモリ部３から出力するまでの間に測定されるべき電圧値を５．０Ｖ以下にリニアに下げる必要がある。例えば６．３Ｖを半分の３．１５Ｖにする。
【００６１】
図８は測定されるべき電圧をリニアに降圧するための降圧手段としての回路図を示すもので、抵抗（電圧分圧素子）２１０、２１１でａ端から入力される電圧（ＶＡＭＰ等）を抵抗分割し、出力端ｂから出力するようになっており、遮断制御可能な電圧伝達手段としてのトランスミッションゲート２１５、２１６，２１７、２１８，２１９の接続位置によって（１）、（２）、（３）の回路構成とすることができる。
【００６２】
上記抵抗２１０、２１１の抵抗値の比を例えば１：１にしておくと、ａ端の電位の１／２の電圧がｂ端に出力される。ｂ端の出力をＡ／Ｄ変換器５で測定すれば、１／２の値として測定される。
【００６３】
図８に示す回路は例えば図１のトランスミッションゲート５０、５１、５２の代わりに配置してもよく、また、トランスミッションゲート５０、５１、５２と並べて配置し、測定すべき電圧が５．０Ｖより高いモード（プログラムベリファイ）では前者の出力を、５．０Ｖ以下のモード（イレーズベリファイ）では後者の出力をトランスミッションゲート８ｎの入力へ伝達するようにしてもよい。この場合、トランスミッションゲート２１５、２１６，２１７、２１８，２１９はＣＰＵ２によって制御するものである。
【００６４】
また、抵抗２１０、２１１の代わりに２つの容量を直列接続し、抵抗分割の代わりに容量分割で降圧した電位を測定するようにしてもよい。この場合には抵抗と違って直流電流が流れないので、トランスミッションゲート２１５〜２１８は不要となる。
【００６５】
以上のように、この実施の形態６によれば、Ａ／Ｄ変換器５をＶCC（＝５．０Ｖ）を越えるレベルの電圧を測定できるように再設計し直さずに、既存のＡ／Ｄ変換器５を用いることができるという効果が得られる。
【００６６】
実施の形態７．
上記実施の形態１から実施の形態５では、Ａ／Ｄ変換の開始は、ＣＰＵ２がコマンドをフラッシュコマンドレジスタ２２へ書き込んだ（ｅ）の後、一定時間を待ってＡ／Ｄ変換器５を起動させる（ｋ）という例を示したが、Ａ／Ｄ変換器５の起動をフラッシュメモリ制御部１８に行わせてもよい。
【００６７】
図９はこの構成を含むこの発明の実施の形態７によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。図９において、９０はスイッチ回路であり、フラッシュメモリ制御部１８から信号線９１を介して供給される制御信号の状態により、Ａ／Ｄ変換器５の外部トリガ入力６８として正規の外部入力端子６７（ＡＤTRG ）からの入力か、フラッシュメモリ制御部１８から信号線９２を介して供給されるトリガ信号かのどちらか一方を選択する。Ａ／Ｄ変換器５はトリガ入力６８により、Ａ／Ｄ変換動作を開始するモード（外部トリガモード）を使用する。
【００６８】
フラッシュメモリ制御部１８内のシーケンス回路２０は、コマンド実行シーケンスの一環として、ＶＡＭＰ等の電圧が安定するまでの時間を待った後、トリガ信号を出力する。
【００６９】
これに先立ち、図２に示す「測定電源選択ビット」または図６に示す「電源測定モード選択ビット」に「１」が設定されると、制御信号を信号線９１を介して出力し、スイッチ９０の入力として信号線９２を介して供給されるトリガ信号を選択するようにする。Ａ／Ｄ変換完了後、ＣＰＵ２に割り込み要求を出すのは実施の形態１と同じである。
【００７０】
以上のように、この実施の形態７によれば、測定時、ＣＰＵ２はコマンド発行後、割り込み要求があるまで待つだけでよいので、ソフトウエア作製の手間が少なくなるという効果が得られる。また、イレーズ、プログラム中等シーケンスのある一定時間内のみしか所定の電圧を生成しないモードでは、ＣＰＵ２で同期を取ってＡ／Ｄ変換を開始させることが困難であるので、このトリガ方式が有効となる。
【００７１】
実施の形態８．
上記実施の形態１ではＣＰＵ２が各コマンドをコマンドレジスタに書き込むことにより、シーケンス回路２０、フラッシュ電源発生回路１７を起動し、各電源（ＶＡＭＰ等）を発生させる例を示したが、図１０はフラッシュ制御レジスタ２１にコマンド対応の電圧発生選択ビットを設け、その状態を選択したら、コマンドにかかわらず、フラッシュ電源発生回路１７が所定の電圧を発生するようにする。
【００７２】
以上のように、この実施の形態８によれば、プログラム、イレーズといった通常のコマンド実行では、所定の期間しか発生しないような電圧も、選択ビットをクリアするまでは発生し続けるので、Ａ／Ｄ変換器５の起動タイミングを厳しく設定する必要がなく、ラフな時間設定で測定できるという効果が得られる。
【００７３】
実施の形態９．
マイコンのチップ内は、各種信号線が縦横に走っており、各種配線（例えばアルミ配線）間の容量カップリングにより一方の電圧レベルの変化が隣の線にノイズとして伝達される。通常のデジタル値（０Ｖまたは５Ｖ）では特に問題とはならないが、上記電源電圧値のようなアナログ値を伝える配線にノイズが乗るとＡ／Ｄ変換した場合の精度が低下する。
【００７４】
図１１はこのようなノイズ対策を施した電源測定に使用する配線（図１の信号線３９、図５の信号線４０、４１、４２）のレイアウトパターンを示す。図１１において、斜線部は例えばアルミ等の配線部分であり、配線３９（４０、４１、４２）の両側にＶSS（グランド＝０Ｖ）の配線を配置し、他の信号線の変化が極力配線３９に伝わらないようにしている。なお、両側の配線をマイコンの電源ＶCC（＝５Ｖ）としてもよい。
【００７５】
以上のように、この実施の形態９によれば、隣接する信号線からのノイズの影響を低減することができ、電圧測定を精度よく行うことができるという効果が得られる。
【００７６】
実施の形態１０．
上記実施の形態１から実施の形態９ではフラッシュ電源発生回路１７が生成した電圧（ＶＡＭＰ等）をＡ／Ｄ変換器５で測定する構成を説明したが、実施の形態４の一部を変更することにより、外部からこれ等の電源電圧を供給することができる。
【００７７】
図１２は外部からこれ等の電源電圧を供給するこの発明の実施の形態１０によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。図５との構成差はフラッシュ電源発生回路１７の出力線上に新たに遮断制御可能な第４の電圧伝達手段としてのトランスミッションゲート１５０、１５１、１５２を付加している点である（図５の電源線３５、３６は図面の簡略化のために記載していない）。このトランスミッションゲート１５０、１５１、１５２もＣＰＵ２によって制御する。
【００７８】
通常トランスミッションゲート１５０、１５１、１５２はオン（開）にしておき、通常の動作および上記のＡ／Ｄ変換測定を実施する。ここで、トランスミッションゲート１５０、１５１、１５２をオフ（閉）し、トランスミッションゲート５０、５１、５２をオン（開）にする選択ビットをフラッシュ制御レジスタ２１に設置する。このようにしておくと、センスアンプ／書き込み回路１２、アドレスデコーダ１１に供給する電源（ＶＡＭＰ、ＶＤＥＣ等）を入力端子７０、７１、７ｎを通して外部から入力することができる。トランスミッションゲート１５０，１５１，１５２では、ＶCC（＝５．０Ｖ）を越える電圧を伝達する必要があるので、構成するＰチャネルトランジスタ２０１のバックゲートをＶPP（１２Ｖ）に接続する等の処理が必要である。
【００７９】
以上のように、この実施の形態１０によれば、電源（ＶＡＭＰ、ＶＤＥＣ等）を外部から入力することができるため、設計値前後の電圧を入力しながらリード、イレーズベリファイ、プログラムベリファイ等を実行（フラッシュメモリの読み出し）することにより、センスアンプ／書き込み回路１２、アドレスデコーダ１１の動作マージンをＡ／Ｄ変換器５で測定できるとともに前記各実施の形態と同様にマイコン１で使用しているＡ／Ｄ変換器５で測定できるという効果が得られる。
【００８０】
なお、上記実施の形態では主に電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ２を想定して説明したが、例えば図１５に示すビット線１３６やソース回路１３の電源ＶＭＳの電圧を測定することも可能である。
【００８１】
【発明の効果】
以上のように、この発明によれば、マイクロコンピュータの外部入力端子に入力端子が接続され、Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第１の電圧伝達手段と、フラッシュメモリ用電源線に入力端子が接続され、前記Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第２の電圧伝達手段とを備え、ＣＰＵは通常動作モードでは前記第１の電圧伝達手段をＯＮ、第２の電圧伝達手段をＯＦＦとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第１の電圧伝達手段をＯＦＦ、第２の電圧伝達手段をＯＮとし、前記Ａ／Ｄ変換器の変換結果の読み出し制御を行うことにより、上記フラッシュメモリ用電源線の電圧を前記Ａ／Ｄ変換器を介して読み出すように構成したので、Ａ／Ｄ変換器入力端子とフラッシュメモリ用電源線間に電圧伝達手段を設けるという少ない回路変更により、従来測定することに多大な手間がかかったフラッシュメモリ用電源電圧レベルの測定を簡単に行うことができる。また、テスタでも容易に測定できるので、ウエハプロセス工程へのフィードバックや不具合品のリジェクトを行える効果がある。
【００８２】
この発明によれば、マイクロコンピュータの外部入力端子に入力端子が接続され、Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第１の電圧伝達手段と、フラッシュメモリ用電源線に入力端子が接続され、前記第１の電圧伝達手段の入力端子に出力端子が接続された遮断制御可能な第２の電圧伝達手段とを備え、ＣＰＵは通常動作モードでは前記第１の電圧伝達手段をＯＮ、第２の電圧伝達手段をＯＦＦとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第１の電圧伝達手段をＯＦＦ、第２の電圧伝達手段をＯＮとし、前記Ａ／Ｄ変換器の変換結果の読み出し制御を行うようにしたので、通常のＡ／Ｄ変換精度に影響を与えることなく、フラッシュメモリ用電源電圧レベルの測定において、電圧伝達手段を２段しか通らないので、精度の高い測定を行うことができる効果がある。
【００８３】
この発明によれば、第１の電圧伝達手段と第１の接続路を介して出力端子が接続され、前記第２の電圧伝達手段の出力端子と前記第１の接続路よりも長い接続路を介して接続された遮断制御可能な第３の電圧伝達手段を備えるように構成したので、上記伝送路に乗ってくるチップ内部のノイズの影響を遮断でき、入力端子に入力されるアナログ値をＡ／Ｄ変換する場合において、精度を悪化させない効果がある。
【００８４】
この発明によれば、第１の電圧伝達手段の出力端子側と第２の接続路を介して出力端子が接続され、前記第２の電圧伝達手段の出力端子と前記第１の接続路よりも長い接続路を介して接続された遮断制御可能な第３の電圧伝達手段を備えた構成としたので、電圧伝達手段を２段しか通らないので、精度の高い測定を行うことができる効果がある。
【００８６】
この発明によれば、前記Ａ／Ｄ変換器のアナログ入力端子と前記第２の電圧伝達手段の出力端子との接続路を、前記フラッシュメモリ用電源線と前記第２の電圧伝達手段の入力端子との接続路よりも短くしたので、両者間の配線へ非常に長い配線に乗ってくる可能性があるチップ内部のノイズの影響を遮断できる効果がある。
【００８７】
この発明によれば、前記マイクロコンピュータの外部入力端子と前記第２の電圧伝達手段の出力端子との接続路を、前記フラッシュメモリ用電源線と前記第２の電圧伝達手段の入力端子との接続路よりも短くしたので、両者間の配線へ非常に長い配線に乗ってくる可能性があるチップ内部のノイズの影響を遮断できる効果がある。
【００８８】
この発明によれば、Ａ／Ｄ変換器の外部トリガ入力端子に、フラッシュメモリ制御部のシーケンス回路からのトリガ信号を受けて動作するスイッチを設け、通常動作モードでは前者のトリガが電圧測定モードでは後者のトリガを選択するようにしたので、測定時、ＣＰＵはコマンド発行後、割り込み要求があるまで待つだけでよく、ソフトウエア作製の手間が少なくなる。また、イレーズ、プログラム中等、シーケンスのある一定時間内のみしか所定の電圧を生成しないモードでは、ＣＰＵで同期を取ってＡ／Ｄ変換を開始させることが困難であるので、このトリガ方式が有効となる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図２】 実施の形態１におけるフラッシュ制御レジスタの構成図である。
【図３】 この発明の実施の形態２によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図４】 この発明の実施の形態３によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図５】 この発明の実施の形態４によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図６】 実施の形態４におけるフラッシュ制御レジスタの構成図である。
【図７】 この発明の実施の形態５によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図８】 この発明の実施の形態６による降圧回路の回路図である。
【図９】 この発明の実施の形態７によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図１０】 この発明の実施の形態８によるフラッシュ制御レジスタの構成図である。
【図１１】 この発明の実施の形態９による電圧配線のレイアウトパターン図である。
【図１２】 この発明の実施の形態１０よるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図１３】 従来のフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図１４】 トランスミッションゲートの構成を示す回路図である。
【図１５】 各コマンドと各電源電圧値の対応図である。
【図１６】 フラッシュメモリセルおよび周辺回路を示すブロック図である。
【符号の説明】
１ マイコン（マイクロコンピュータ）、２ ＣＰＵ（中央演算処理装置）、５ Ａ／Ｄ変換器、１０ フラッシュメモリ、５０，５１，５２ トランスミッションゲート（第２の電圧伝達手段）、５３，５４ トランスミッションゲート（第３の電圧伝達手段）、８０，８１，８ｎ トランスミッションゲート（第１の電圧伝達手段）、９０ スイッチ、１５０，１５１，１５２ トランスミッションゲート（第４の電圧伝達手段）、２１０，２１１ 抵抗（電圧分圧素子）。
【発明の属する技術分野】
この発明は、フラッシュメモリを内蔵したマイクロコンピュータ（以下、マイコンと称する）に関し、特に内蔵する中央演算処理装置（以下、ＣＰＵと称する）を用いて、フラッシュメモリの消去、書き込み制御を行う機能を有するマイコンに関するものである。
【０００２】
【従来の技術】
マイコンに内蔵されたフラッシュメモリの内容を消去（イレーズ）、書き込み（プログラム）する方法として、従来大きく分けて、ＣＰＵを停止させた状態で外部のフラッシュライタを用いて書き換える外部書き換えモードと、内蔵ＣＰＵを用いてフラッシュメモリの内容書き換え制御を行うＣＰＵ書き換えモードがある。
【０００３】
図１３は従来のＣＰＵ書き換えモード付きのフラッシュメモリ内蔵マイコンの構成を示すブロック図である。図１３において、１はマイコン、２はＣＰＵ、３はフラッシュメモリ部、４はＲＡＭ、５はＡ／Ｄ変換器、６はタイマ、シリアルＩ／Ｏ、Ｄ／Ａ変換器、監視タイマ等の周辺装置、７は入出力ポート制御部、８はＣＰＵ２とフラッシュメモリ部３、ＲＡＭ４、Ａ／Ｄ変換器５、周辺装置６、入出力ポート制御部７間に接続されたデータバスである。
【０００４】
上記フラッシュメモリ部３は、フラッシュメモリ（メモリセルアレイ）１０、アドレスデコーダ１１、センスアンプ／書き込み回路１２、ソース回路１３、フラッシュ電源発生回路１７、フラッシュメモリ制御部１８とを有し、このフラッシュメモリ制御部１８はシーケンス回路２０、フラッシュ制御レジスタ２１、フラッシュコマンドレジスタ２２、コマンドデコーダ２３を有する。そして、フラッシュメモリ制御部１８は制御線３１、３２を介してセンスアンプ／書き込み回路１２、フラッシュ電源発生回路１７と接続されている。
【０００５】
フラッシュ電源発生回路１７で生成した電圧は、電源線３５、３６、３７を通してセンスアンプ／書き込み回路１２、アドレスデコーダ１１、ソース回路１３へ供給する。また、フラッシュ電源発生回路１７は電源端子６０、６１、６２を通じて外部から入力される電源ＶPP、ＶCC、ＶSSを用いて、電源線３５、３６、３７へ出力する電圧を生成する。
【０００６】
８０、８１、８ｎは入力端子７０、７１、７ｎから入力されるアナログ電圧を選択し、Ａ／Ｄ変換器５の入力端ＡＮINへ供給するトランスミッションゲート、端子６７はＡ／Ｄ変換器５の変換動作開始を外部トリガで行わせる場合の外部トリガＡＤTRG 入力端子である。
【０００７】
図１４は図１３におけるトランスミッションゲート８０、８１、８ｎ等の１つの構成を示す回路図であり、ひし形で示すトランスミッションゲート２００がＮｃｈトランジスタ２０１とＰｃｈトランジスタ２０２で構成されている。
【０００８】
次にＣＰＵ書き換えモードの動作を説明する。
ａ．ＣＰＵ２はフラッシュメモリ１０に格納されているＣＰＵ書き換え動作制御プログラム（以下、ブート用プログラムと称する）を、データバス８を介してＲＡＭ４に転送する。
ｂ．ＲＡＭ４内のブート用プログラムへジャンプ（以下の動作をＲＡＭ内のブート用プログラムで実行させるため）。
ｃ．ＣＰＵ２がフラッシュ制御レジスタ２１内の「ＣＰＵ書き換えモード選択ビット」に「１」を書き込み、このモードを選択する。
ｄ．マイコン１の外部からフラッシュ電源発生回路１７に書き込み、消去時に使用する高電圧ＶPP（１２．０Ｖ）を供給する。これにより、フラッシュメモリ用電源の生成が可能となる。
ｅ．ＣＰＵ２はフラッシュコマンドレジスタ２２にコマンドを書き込む。
【０００９】
ｆ．コマンドデコーダ２３は、フラッシュコマンドレジスタ２２に書き込まれたコマンドを解読して、シーケンス回路２０に、どのコマンドを実行すべきかを伝える。
ｇ．シーケンス回路２０はそのコマンドに対応するシーケンスを走らせ、制御線３１、３２を介してフラッシュ電源発生回路１７、アドレスデコーダ１１、センスアンプ／書き込み回路１２をしかるべきタイミングで動作させる。
ｈ．フラッシュ電源発生回路１７は、電源線３５、３６、３７に必要なレベルの電圧を必要なタイミングで発生させ、それぞれセンスアンプ／書き込み回路１２、アドレスデコーダ１１、ソース回路１３へ供給する。
【００１０】
上記のコマンドとしては、例えば次のものがある。
リードコマンド：フラッシュメモリの内容を読み出す。
プログラムコマンド：フラッシュメモリへの書き込みを行う。
プログラムベリファイコマンド：書き込み実行後、データが書き込まれたかどうか確認するためにフラッシュメモリの内容を読み出す。
イレーズコマンド：フラッシュメモリの内容を消去する。
イレーズベリファイコマンド：消去実行後、データが消去されたかどうか確認するためにフラッシュメモリの内容を読み出す。
【００１１】
図１５は各コマンド実行中にフラッシュ電源発生回路１７から出力される電源の電圧レベルがどのように設定されたかを例示する図である。
【００１２】
図１６は各コマンド実行中の動きを説明するためにフラッシュメモリ１０、アドレスデコーダ１１、センスアンプ／書き込み回路１２、ソース回路１３から１ビットのメモリセルに接続される部分を抜き出したブロック図で、実際はこれ等の回路が多数並んで配置されている。
【００１３】
図１６において、１２７は１ビットのメモリセル、１３０、１３１はアドレスデコーダ１１内の回路で、それぞれアドレスデコーダ回路、ワード線バッファであり、電源ＶＤＥＣ２、ＶＤＥＣで駆動される。この電源ＶＤＥＣ２、ＶＤＥＣは図１３の電源線３６に相当する。
【００１４】
１２１、１２２、１２３はセンスアンプ／書き込み回路１２内の回路で、それぞれセンスアンプ、書き込み回路、ビット線のセレクタであり、センスアンプ１２１は電源ＶＡＭＰ、書き込み回路は電源ＶＭＤで駆動される。１３３はソース回路で電源ＶＭＳで駆動される。
【００１５】
次に各コマンドにより起動される動作モードによって、図１６の各回路がどのように動作するかを説明する。
読み出し時（リード）：図１５に示すとおり、各電圧は全て５．０Ｖで、ワード線１３５も５Ｖ「Ｈ」となる。センスアンプ１２１はビット線１３６の電位をセンスし、メモリセル１２７が電流を流しやすいか（データ「１」）、流しにくいか（データ「０」）により、メモリセル１２７に格納されているデータをセンスし、データバス８に出力する。
【００１６】
書き込み時（プログラム）：ワード線バッファ１３１用電源ＶＤＥＣが１２Ｖとなるので、メモリセル１２７のゲートにつながるワード線１３５も１２Ｖになる。また、書き込み回路１２２の電源ＶＭＤも１２Ｖとなるので、ドレインにつながるビット線１３６は７Ｖ程度となる。ソース回路１３３の電源は０Ｖである。この状態でメモリセル１２７のドレイン−ソース間に大電流を流し、発生したホットエレクトロンをフローティングゲート１２８へ注入し、データ「０」を書き込む（電流を流しにくくする）。
【００１７】
消去時（イレーズ）：ソース回路１３３の電源ＶＭＳを１２．０Ｖにし、ワード線１３５を０Ｖ「Ｌ」（アドレスデコーダ回路で制御）にし、ビット線１３６をセレクタ１２３で遮断する。この状態でトンネル現象を利用して、フローティングゲート１２８内の電子をソースへ引き抜き、消去（データ「１」に相当、電流を流しやすくする）する。
【００１８】
プログラムベリファイ時：ＶＤＥＣを６．３Ｖとしてワード線を同じ６．３Ｖとする。一方、ＶＡＭＰは５．５Ｖで、センスアンプは５．５Ｖで動作する。この状態ではリード時に比べ、メモリセル１２７は電流を流しやすい。すなわち、データ「１」（消去）と読み出されやすい。従って、メモリセル１２７に深く書き込まれていないと、データ「０」（書き込み）と判断されない。データ「１」と判断されたら、プログラムコマンドを再度実行し、次のプログラムベリファイで「０」と判断されるまで、この動作を繰り返す。
【００１９】
イレーズベリファイ時：電源ＶＤＥＣ、ＶＤＥＣ２を３．５Ｖとしてワード線を３．５Ｖとし、電源ＶＡＭＰを４．０Ｖとし、センスアンプを４．０Ｖで駆動する。この状態ではプログラムベリファイ時とは逆にデータ「０」（書き込み）と読み出されやすい。すなわち、充分に消去されていないとデータ「１」（消去）と判断されない。消去と判断されるまでイレーズとイレーズベリファイを繰り返す。
【００２０】
プログラムベリファイ、イレーズベリファイ時に上記のように電源ＶＤＥＣ，ＶＤＥＣ２，ＶＡＭＰの電圧レベルを中間電位にして読み出すことにより、メモリセル１２７への書き込みレベル、消去レベルの深さ（フローティングゲート内の電子の量または電流の流しやすさ）を調整（一定の深さまで書き込むまたは消去する）している。
【００２１】
従って、書き込み、消去の深さは、これ等の電源電圧に大きく依存することになり、この電圧レベルの調整は、フラッシュメモリの特性を決めるうえで非常に重要である。この電圧が設計値通りに生成されていないと、例えば書き込みが残りすぎて、フローティングゲートから電子が少し抜けただけでデータが消えてしまったり（データ「０」が読めない）、逆に書き込みが深過ぎると、消去しにくくなったりといった不具合が発生する（消去の深さについても同様である）。
【００２２】
ところが、このフラッシュ電源発生回路１７は、調整が難しく、ウエハプロセスの変更、ラインの変更、プロダクトパラメータの変動等により電圧レベルが変動してしまう可能性がある。従って、新規製品の開発時、ウエハプロセス、ラインの変更時あるいはトラブル発生時等にこれ等の電圧レベルを測定する必要がある。
【００２３】
【発明が解決しようとする課題】
従来のフラッシュメモリ内蔵のマイクロコンピュータは以上のように構成されているので、電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ２等は、チップ外部から測定する手段がなかったので、チップ上のこれ等の配線上にプローブを当てて直接測定していた。このため、保護膜なしのサンプルを作製したり、保護膜を除去したりの手間が必要な上、数μｍ〜１μｍ前後の配線にプローブを当てる高度な技術と専用の測定装置が必要であるとの課題があった。
【００２４】
また、通常のウエハテストでは、これ等の電源電圧レベルの測定ができないので、一度、上記プローブを当てて測定し、回路、プロダクトパラメータ等を調整した後は、大幅な変更がない限り再測定はされなかった。この間、フラッシュ電源発生回路１７が種々の変動に影響を受けにくいように設計されており、また、十分な動作マージンを見込んでいるので、変動がすぐに製品トラブルに結びつくものではないが、例えば、プロダクトパラメータの変動や装置トラブルあるいは微細な異物等が原因で電圧レベルが変動しても検出できない可能性があるという課題があった。
なお、上記フラッシュメモリ電源電圧レベルをＡ／Ｄ変換器で測定するものが、例えば特開平５−３２５５８０号公報、特開平８−１６７４７号公報に開示されているが、電圧レベル測定のために専用のＡ／Ｄ変換器を設けているため、構成が複雑で高価である。また、Ａ／Ｄ変換結果は直接レジスタに読み出す、あるいはデジタル値で保存後アナログ値に変換して出力するもので、その読み出しに内蔵ＣＰＵは使用せず、その読み出しも面倒である。
【００２５】
この発明は上記のような課題を解決するためになされもので、フラッシュメモリ部内で生成されるフラッシュメモリ制御用の電源電圧を、通常のテスタや簡易な評価装置を用いて測定できるようにすることを目的とする。
【００２６】
この電源電圧測定により、製品評価を迅速に実施でき、また、ウエハプロセス直後のウエハテストで全チップの測定が行えるので、万一変動があった場合のウエハプロセスへのフィードバックまたは不良品（異物等で著しく電圧値がずれたチップ）のリジェクトが容易に行えるようにすることを目的とする。
【００２７】
【課題を解決するための手段】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、マイクロコンピュータの外部入力端子に入力端子が接続され、Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第１の電圧伝達手段と、フラッシュメモリ用電源線に入力端子が接続され、前記Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第２の電圧伝達手段とを備え、ＣＰＵは通常動作モードでは前記第１の電圧伝達手段をＯＮ、第２の電圧伝達手段をＯＦＦとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第１の電圧伝達手段をＯＦＦ、第２の電圧伝達手段をＯＮとし、前記Ａ／Ｄ変換器の変換結果の読み出し制御を行うものである。
【００２８】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、マイクロコンピュータの外部入力端子に入力端子が接続され、Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第１の電圧伝達手段と、フラッシュメモリ用電源線に入力端子が接続され、前記第１の電圧伝達手段の入力端子に出力端子が接続された遮断制御可能な第２の電圧伝達手段とを備え、ＣＰＵは通常動作モードでは前記第１の電圧伝達手段をＯＮ、第２の電圧伝達手段をＯＦＦとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第１の電圧伝達手段をＯＮ、第２の電圧伝達手段をＯＮとし、前記Ａ／Ｄ変換器の変換結果の読み出し制御を行うものである。
【００２９】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第１の電圧伝達手段と第１の接続路を介して出力端子が接続され、前記第２の電圧伝達手段の出力端子と前記第１の接続路よりも長い接続路を介して接続された遮断制御可能な第３の電圧伝達手段を備えたものである。
【００３０】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第１の電圧伝達手段の出力端子側と第２の接続路を介して出力端子が接続され、前記第２の電圧伝達手段の出力端子と前記第１の接続路よりも長い接続路を介して接続された遮断制御可能な第３の電圧伝達手段を備えたものである。
【００３１】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、前記Ａ／Ｄ変換器のアナログ入力端子と前記第２の電圧伝達手段の出力端子との接続路を、前記フラッシュメモリ用電源線と前記第２の電圧伝達手段の入力端子との接続路よりも短くしたものである。
【００３２】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、前記マイクロコンピュータの外部入力端子と前記第２の電圧伝達手段の出力端子との接続路を、前記フラッシュメモリ用電源線と前記第２の電圧伝達手段の入力端子との接続路よりも短くしたものである。
【００３４】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、Ａ／Ｄ変換器の外部トリガ入力端子からのトリガ信号と、フラッシュメモリ制御部のシーケンス回路からのトリガ信号を受けて選択するスイッチを設け、通常動作モードでは前者のトリガが電圧測定モードでは後者のトリガを選択するようにしたものである。
【００３８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。図１において、１はマイコン、２はＣＰＵ、３はフラッシュメモリ部、４はＲＡＭ、５はＡ／Ｄ変換器、６はタイマ、シリアルＩ／Ｏ、Ｄ／Ａ変換器、監視タイマ等の周辺装置、７は入出力ポート制御部、８はＣＰＵ２とフラッシュメモリ部３、ＲＡＭ４、Ａ／Ｄ変換器５、周辺装置６、入出力ポート制御部７間に接続されたデータバスである。
【００３９】
上記フラッシュメモリ部３は、フラッシュメモリ（メモリセルアレイ）１０、アドレスデコーダ１１、センスアンプ／書き込み回路１２、ソース回路１３、フラッシュ電源発生回路１７、フラッシュメモリ制御部１８とを有し、このフラッシュメモリ制御部１８はシーケンス回路２０、フラッシュ制御レジスタ２１、フラッシュコマンドレジスタ２２、コマンドデコーダ２３を有する。そして、フラッシュメモリ制御部１８は制御線３１、３２を介してセンスアンプ／書き込み回路１２、フラッシュ電源発生回路１７と接続されている。
【００４０】
フラッシュ電源発生回路１７で生成した電圧は、電源線３５、３６、３７を通してセンスアンプ／書き込み回路１２、アドレスデコーダ１１、ソース回路１３へ供給する。また、フラッシュ電源発生回路１７は電源端子６０、６１、６２を通じて外部から入力される電源ＶPP、ＶCC、ＶSSを用いて、電源線３５、３６、３７へ出力する電圧を生成する。
【００４１】
８０，８１，８ｎは入力端子７０、７１、７ｎから入力されるアナログ電圧を選択し、Ａ／Ｄ変換器５の入力端ＡＮINへ供給する遮断制御可能な第１の電圧伝達手段としてのトランスミッションゲート、端子６７はＡ／Ｄ変換器５の変換動作開始を外部トリガで行わせる場合の外部トリガＡＤTRG 入力端子である。
【００４２】
５０，５１，５２はそれぞれ電源線３５，３６，３７に接続され電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ２を測定する遮断制御可能な第２の電圧伝達手段としてのトランスミッションゲートであり、これ等は配線３９を介して入力端子７ｎ（ＡＮｎ）に接続されている。そして、このトランスミッションゲート５０、５１、５２の開閉を選択するために選択ビットがフラッシユ制御レジスタ２１に追加されている。
【００４３】
なお、上記トランスミッションゲート８０，８１，８ｎはＡ／Ｄ変換器５の中に設けられたアドレスデコーダ、またトランスミッションゲート５０，５１，５２はフラッシュメモリ部３の中に設けられたアドレスデコーダを介してＣＰＵ２により制御されるが、その具体的構成の図示は省略する。
【００４４】
次に動作について説明する。
通常のフラッシュメモリの消去、書き込みの動作は前記従来装置と同一であるから説明を省略する。以下、電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ２等の測定手順を示す。例えば、イレーズベリファイ時の電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ２を測定する場合には、
ａ．プログラムのＲＡＭ４転送。
ｂ．ＲＡＭ４へジャンプ。
ｃ．ＣＰＵ書き換えモード選択。
ｄ．ＶPP印加。
以上の測定手順は従来装置と同じである。
【００４５】
ｅ．イレーズベリファイコマンドをフラッシュコマンドレジスタ２２へ書き込む。
ｆ．コマンドデコーダ２３はこのコマンドを解読し、結果をシーケンス回路２０に伝える。
ｇ．シーケンス回路２０はイレーズベリファイコマンドに対応した電位をフラッシュ電源発生回路１７に生成させる信号を出力する。
ｈ．フラッシュ電源発生回路１７はイレーズベリファイ用の電圧を発生し、センスアンプ／書き込み回路１２、アドレスデコーダ１１等へ伝達する。
ｉ．ＣＰＵ２は図２に示す構成のフラッシュ制御レジスタ２１の「測定電源選択ビット」にコード（例えばＶＡＭＰを測定するというコード）を書き込む（コードを書き込む前までは全てのトランスミッションゲート５０、５１、５２をオフ（閉）するコードがデフォルト値として自動的に設定される）。
【００４６】
ｊ．トランスミッションゲート５０がオン（開）し、電源ＶＡＭＰの電圧レベル（によると４．０Ｖ）が配線３９を通って、Ａ／Ｄ変換器５の前段のトランスミッションゲート８ｎの入力端（つまり入力端子７ｎ）に伝達される。
ｋ．ＣＰＵ２は電源ＶＡＭＰの電圧レベルが安定するのを待ったあと、Ａ／Ｄ変換器５を起動させ、入力端子（７ｎ）からのアナログ電位を測定させる。
ｌ．Ａ／Ｄ変換器５はＡ／Ｄ変換を行い、その結果（デジタル値）を内部のＡ／Ｄ変換結果レジスタへ書き込むと同時にＣＰＵ２にＡ／Ｄ変換終了割り込みを要求する。
ｍ．ＣＰＵ２はこの割り込み要求を受けて、Ａ／Ｄ変換結果レジスタの内部を読み出す。
ｎ．ＣＰＵ２はこの結果を例えば入出力ポート制御部７を介してポートＰｎに出力する。外部データバスを使用するモードでは結果データをこの外部データバスにＣＰＵ制御で出力してもよい。
ｏ．テスタでのテスト、評価装置（基板）を用いた評価では、このポートＰｎの状態（デジタル値例えば「１１０１１０１１等」）を読み出すことにより、ＶＡＭＰの電圧レベルを知ることができる。
【００４７】
イレーズベリファイ、リード等についても前記（ｅ）において書き込むコマンドを変えるだけで同様に測定できる。
上記（ｋ）〜（ｏ）では内蔵のＡ／Ｄ変換器５を用いてＶＡＭＰのレベルを測定する方法を示したが、別の方法として（ｊ）でトランスミッションゲート８ｎに出力されるＶＡＭＰの電圧レベルを直接測定することも可能である。
【００４８】
以上のように、この実施の形態１によれば、入力端７ｎと電源ＶＡＭＰ等間にトランスミッションゲート５０、５１、５２を設けるという少ない回路変更により、従来測定することに多大な手間がかかった電源ＶＡＭＰ等の電圧レベルの測定を簡単に行うことができるという効果が得られる。また、テスタでも容易に測定できるので、ウエハプロセス工程へのフィードバックや不具合品のリジェクトを容易に行うことができるという効果が得られる。
【００４９】
実施の形態２．
図３はこの発明の実施の形態２によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図であり、トランスミッションゲート８ｎの近くにトランスミッションゲート５０、５１、５２のうちのどれか１つでもオン（開）する時にオン（開）する遮断制御可能な第３の電圧伝達手段としてのトランスミッションゲート５３を設けたものである。このトランスミッションゲート５３はＣＰＵ２によって制御する。他の構成は実施の形態１と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【００５０】
以上のように、この実施の形態２によれば、トランスミッションゲート５３を入力端子７ｎとトランスミッションゲート８ｎの近傍に配置することにより、両者入力端子７ｎ−トランスミッションゲート８ｎ間の配線（非常に長い配線３９）に乗ってくる可能性があるチップ内部のノイズの影響を遮断できるので、通常の入力端子７ｎに入力されるアナログ値ＡＮｎをＡ／Ｄ変換する場合において、精度を悪化させないという効果がある。
【００５１】
実施の形態３．
図４はこの発明の実施の形態３によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。５４はトランスミッションゲート５０、５１、５２のうちのどれか１つでもオン（開）する時にオン（開）する第３の電圧伝達手段としてのトランスミッションゲートであり、トランスミッションゲート８０，８１，８ｎの出力端子に接続され、このトランスミッションゲート５４がオン（開）する時はトランスミッションゲート８０、８１、８ｎは全てオフ（閉）する。他の構成は実施の形態１と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【００５２】
以上のように、この実施の形態３によれば、上記実施の形態２と同様に通常のＡ／Ｄ変換精度に影響を与えないという効果が得られる。また、電源ＶＡＭＰ等の測定において、実施の形態２ではトランスミッションゲート５０、５３、８ｎの３段を通るがこの実施の形態３ではトランスミッションゲート５０、５４の２段しか通らないので、より精度の高い測定を行うことができる。ただし、フラッシュメモリ用電源の電圧を直接端子７ｎ（ＡＮｎ）で測定することはできない。
【００５３】
実施の形態４．
図５はこの発明の実施の形態４によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。図において、４０、４１、４２はトランスミッションゲート５０、５１、５２の出力をそれぞれトランスミッションゲート８０、８１、８ｎに伝達する信号線であり、他の構成は実施の形態１と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【００５４】
図６はこの実施の形態４のフラッシュメモリ内蔵マイクロコンピュータの一構成部分であるフラッシュ制御レジスタ２１の構成図を示すもので、実施の形態１の一構成部分であるフラッシュ制御レジスタの「測定電源選択ビット」の代わりに、「電源測定モード選択ビット」を設けたもので、この「電源測定モード選択ビット」に「１」を書き込むと、トランスミッションゲート５０、５１、５２が全てオン（開）する。
【００５５】
この状態でＡ／Ｄ変換器５を動作させ、トランスミッションゲート８０、８１、８ｎからの入力を順に測定していけば、電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ２が一度（Ａ／Ｄ変換は同時にはできない、自動的に順番に測定する）に測定できる。
【００５６】
以上のように、この実施の形態４によれば、実施の形態１による効果に加え、複数の電圧を一度にまとめて測定することができるという効果が得られる。なお、トランスミッションゲート５０、５１、５２をトランスミッションゲート８０、８１、８ｎの近くに配置してもよく、このようにすれば、実施の形態２と同様にチップ内のノイズの影響を抑えるることができる。
【００５７】
実施の形態５．
図７はこの発明の実施の形態５によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図であり、トランスミッションゲート５０、５１、５２をトランスミッションゲート８０、８１、８ｎと並列に配置し、それらの出力を１本にまとめてＡ／Ｄ変換器５の入力端ＡＮINに接続したもので、図２に示すフラッシュ制御レジスタ２１の「測定電源選択ビット」で測定するを選ぶと対応するトランスミッションゲート５０、５１、５２のどれかがオン（開）し、トランスミッションゲート８０、８１、８ｎは全てオフ（閉）する。なお、他の構成は実施の形態１と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【００５８】
以上のように、この実施の形態５によれば、トランスミッションゲート５０、５１、５２の１段を通るだけでＡ／Ｄ変換器５に入力されるので、Ａ／Ｄ変換精度が向上するという効果が得られる。また、トランスミッションゲート８０、８１、８ｎと分けているので、通常の入力端子７０、７１、７ｎのアナログ入力値変換においても、内部ノイズの影響を受けにくいという効果がある。
【００５９】
実施の形態６．
通常マイコンでは、Ａ／Ｄ変換器５、トランスミッションゲート８０、８１、８ｎ等はＶSS（＝０Ｖ）からＶCC（＝５．０Ｖ）の間の電圧レベルを測定したり、伝達したりするように設計されているので、ＶCC（＝５．０Ｖ）を越える電圧に対応できるように再設計し直さないと、例えば図１６のプログラムベリファイ時のＶＤＥＣ（＝６．３Ｖ）、ＶＡＭＰ（＝５．５Ｖ）等は測定できないことになる。
【００６０】
これを回避して、マイコン１に通常使用されているＡ／Ｄ変換器５と周辺装置６を有効に活用するためには、フラッシュメモリ部３から出力するまでの間に測定されるべき電圧値を５．０Ｖ以下にリニアに下げる必要がある。例えば６．３Ｖを半分の３．１５Ｖにする。
【００６１】
図８は測定されるべき電圧をリニアに降圧するための降圧手段としての回路図を示すもので、抵抗（電圧分圧素子）２１０、２１１でａ端から入力される電圧（ＶＡＭＰ等）を抵抗分割し、出力端ｂから出力するようになっており、遮断制御可能な電圧伝達手段としてのトランスミッションゲート２１５、２１６，２１７、２１８，２１９の接続位置によって（１）、（２）、（３）の回路構成とすることができる。
【００６２】
上記抵抗２１０、２１１の抵抗値の比を例えば１：１にしておくと、ａ端の電位の１／２の電圧がｂ端に出力される。ｂ端の出力をＡ／Ｄ変換器５で測定すれば、１／２の値として測定される。
【００６３】
図８に示す回路は例えば図１のトランスミッションゲート５０、５１、５２の代わりに配置してもよく、また、トランスミッションゲート５０、５１、５２と並べて配置し、測定すべき電圧が５．０Ｖより高いモード（プログラムベリファイ）では前者の出力を、５．０Ｖ以下のモード（イレーズベリファイ）では後者の出力をトランスミッションゲート８ｎの入力へ伝達するようにしてもよい。この場合、トランスミッションゲート２１５、２１６，２１７、２１８，２１９はＣＰＵ２によって制御するものである。
【００６４】
また、抵抗２１０、２１１の代わりに２つの容量を直列接続し、抵抗分割の代わりに容量分割で降圧した電位を測定するようにしてもよい。この場合には抵抗と違って直流電流が流れないので、トランスミッションゲート２１５〜２１８は不要となる。
【００６５】
以上のように、この実施の形態６によれば、Ａ／Ｄ変換器５をＶCC（＝５．０Ｖ）を越えるレベルの電圧を測定できるように再設計し直さずに、既存のＡ／Ｄ変換器５を用いることができるという効果が得られる。
【００６６】
実施の形態７．
上記実施の形態１から実施の形態５では、Ａ／Ｄ変換の開始は、ＣＰＵ２がコマンドをフラッシュコマンドレジスタ２２へ書き込んだ（ｅ）の後、一定時間を待ってＡ／Ｄ変換器５を起動させる（ｋ）という例を示したが、Ａ／Ｄ変換器５の起動をフラッシュメモリ制御部１８に行わせてもよい。
【００６７】
図９はこの構成を含むこの発明の実施の形態７によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。図９において、９０はスイッチ回路であり、フラッシュメモリ制御部１８から信号線９１を介して供給される制御信号の状態により、Ａ／Ｄ変換器５の外部トリガ入力６８として正規の外部入力端子６７（ＡＤTRG ）からの入力か、フラッシュメモリ制御部１８から信号線９２を介して供給されるトリガ信号かのどちらか一方を選択する。Ａ／Ｄ変換器５はトリガ入力６８により、Ａ／Ｄ変換動作を開始するモード（外部トリガモード）を使用する。
【００６８】
フラッシュメモリ制御部１８内のシーケンス回路２０は、コマンド実行シーケンスの一環として、ＶＡＭＰ等の電圧が安定するまでの時間を待った後、トリガ信号を出力する。
【００６９】
これに先立ち、図２に示す「測定電源選択ビット」または図６に示す「電源測定モード選択ビット」に「１」が設定されると、制御信号を信号線９１を介して出力し、スイッチ９０の入力として信号線９２を介して供給されるトリガ信号を選択するようにする。Ａ／Ｄ変換完了後、ＣＰＵ２に割り込み要求を出すのは実施の形態１と同じである。
【００７０】
以上のように、この実施の形態７によれば、測定時、ＣＰＵ２はコマンド発行後、割り込み要求があるまで待つだけでよいので、ソフトウエア作製の手間が少なくなるという効果が得られる。また、イレーズ、プログラム中等シーケンスのある一定時間内のみしか所定の電圧を生成しないモードでは、ＣＰＵ２で同期を取ってＡ／Ｄ変換を開始させることが困難であるので、このトリガ方式が有効となる。
【００７１】
実施の形態８．
上記実施の形態１ではＣＰＵ２が各コマンドをコマンドレジスタに書き込むことにより、シーケンス回路２０、フラッシュ電源発生回路１７を起動し、各電源（ＶＡＭＰ等）を発生させる例を示したが、図１０はフラッシュ制御レジスタ２１にコマンド対応の電圧発生選択ビットを設け、その状態を選択したら、コマンドにかかわらず、フラッシュ電源発生回路１７が所定の電圧を発生するようにする。
【００７２】
以上のように、この実施の形態８によれば、プログラム、イレーズといった通常のコマンド実行では、所定の期間しか発生しないような電圧も、選択ビットをクリアするまでは発生し続けるので、Ａ／Ｄ変換器５の起動タイミングを厳しく設定する必要がなく、ラフな時間設定で測定できるという効果が得られる。
【００７３】
実施の形態９．
マイコンのチップ内は、各種信号線が縦横に走っており、各種配線（例えばアルミ配線）間の容量カップリングにより一方の電圧レベルの変化が隣の線にノイズとして伝達される。通常のデジタル値（０Ｖまたは５Ｖ）では特に問題とはならないが、上記電源電圧値のようなアナログ値を伝える配線にノイズが乗るとＡ／Ｄ変換した場合の精度が低下する。
【００７４】
図１１はこのようなノイズ対策を施した電源測定に使用する配線（図１の信号線３９、図５の信号線４０、４１、４２）のレイアウトパターンを示す。図１１において、斜線部は例えばアルミ等の配線部分であり、配線３９（４０、４１、４２）の両側にＶSS（グランド＝０Ｖ）の配線を配置し、他の信号線の変化が極力配線３９に伝わらないようにしている。なお、両側の配線をマイコンの電源ＶCC（＝５Ｖ）としてもよい。
【００７５】
以上のように、この実施の形態９によれば、隣接する信号線からのノイズの影響を低減することができ、電圧測定を精度よく行うことができるという効果が得られる。
【００７６】
実施の形態１０．
上記実施の形態１から実施の形態９ではフラッシュ電源発生回路１７が生成した電圧（ＶＡＭＰ等）をＡ／Ｄ変換器５で測定する構成を説明したが、実施の形態４の一部を変更することにより、外部からこれ等の電源電圧を供給することができる。
【００７７】
図１２は外部からこれ等の電源電圧を供給するこの発明の実施の形態１０によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。図５との構成差はフラッシュ電源発生回路１７の出力線上に新たに遮断制御可能な第４の電圧伝達手段としてのトランスミッションゲート１５０、１５１、１５２を付加している点である（図５の電源線３５、３６は図面の簡略化のために記載していない）。このトランスミッションゲート１５０、１５１、１５２もＣＰＵ２によって制御する。
【００７８】
通常トランスミッションゲート１５０、１５１、１５２はオン（開）にしておき、通常の動作および上記のＡ／Ｄ変換測定を実施する。ここで、トランスミッションゲート１５０、１５１、１５２をオフ（閉）し、トランスミッションゲート５０、５１、５２をオン（開）にする選択ビットをフラッシュ制御レジスタ２１に設置する。このようにしておくと、センスアンプ／書き込み回路１２、アドレスデコーダ１１に供給する電源（ＶＡＭＰ、ＶＤＥＣ等）を入力端子７０、７１、７ｎを通して外部から入力することができる。トランスミッションゲート１５０，１５１，１５２では、ＶCC（＝５．０Ｖ）を越える電圧を伝達する必要があるので、構成するＰチャネルトランジスタ２０１のバックゲートをＶPP（１２Ｖ）に接続する等の処理が必要である。
【００７９】
以上のように、この実施の形態１０によれば、電源（ＶＡＭＰ、ＶＤＥＣ等）を外部から入力することができるため、設計値前後の電圧を入力しながらリード、イレーズベリファイ、プログラムベリファイ等を実行（フラッシュメモリの読み出し）することにより、センスアンプ／書き込み回路１２、アドレスデコーダ１１の動作マージンをＡ／Ｄ変換器５で測定できるとともに前記各実施の形態と同様にマイコン１で使用しているＡ／Ｄ変換器５で測定できるという効果が得られる。
【００８０】
なお、上記実施の形態では主に電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ２を想定して説明したが、例えば図１５に示すビット線１３６やソース回路１３の電源ＶＭＳの電圧を測定することも可能である。
【００８１】
【発明の効果】
以上のように、この発明によれば、マイクロコンピュータの外部入力端子に入力端子が接続され、Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第１の電圧伝達手段と、フラッシュメモリ用電源線に入力端子が接続され、前記Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第２の電圧伝達手段とを備え、ＣＰＵは通常動作モードでは前記第１の電圧伝達手段をＯＮ、第２の電圧伝達手段をＯＦＦとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第１の電圧伝達手段をＯＦＦ、第２の電圧伝達手段をＯＮとし、前記Ａ／Ｄ変換器の変換結果の読み出し制御を行うことにより、上記フラッシュメモリ用電源線の電圧を前記Ａ／Ｄ変換器を介して読み出すように構成したので、Ａ／Ｄ変換器入力端子とフラッシュメモリ用電源線間に電圧伝達手段を設けるという少ない回路変更により、従来測定することに多大な手間がかかったフラッシュメモリ用電源電圧レベルの測定を簡単に行うことができる。また、テスタでも容易に測定できるので、ウエハプロセス工程へのフィードバックや不具合品のリジェクトを行える効果がある。
【００８２】
この発明によれば、マイクロコンピュータの外部入力端子に入力端子が接続され、Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第１の電圧伝達手段と、フラッシュメモリ用電源線に入力端子が接続され、前記第１の電圧伝達手段の入力端子に出力端子が接続された遮断制御可能な第２の電圧伝達手段とを備え、ＣＰＵは通常動作モードでは前記第１の電圧伝達手段をＯＮ、第２の電圧伝達手段をＯＦＦとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第１の電圧伝達手段をＯＦＦ、第２の電圧伝達手段をＯＮとし、前記Ａ／Ｄ変換器の変換結果の読み出し制御を行うようにしたので、通常のＡ／Ｄ変換精度に影響を与えることなく、フラッシュメモリ用電源電圧レベルの測定において、電圧伝達手段を２段しか通らないので、精度の高い測定を行うことができる効果がある。
【００８３】
この発明によれば、第１の電圧伝達手段と第１の接続路を介して出力端子が接続され、前記第２の電圧伝達手段の出力端子と前記第１の接続路よりも長い接続路を介して接続された遮断制御可能な第３の電圧伝達手段を備えるように構成したので、上記伝送路に乗ってくるチップ内部のノイズの影響を遮断でき、入力端子に入力されるアナログ値をＡ／Ｄ変換する場合において、精度を悪化させない効果がある。
【００８４】
この発明によれば、第１の電圧伝達手段の出力端子側と第２の接続路を介して出力端子が接続され、前記第２の電圧伝達手段の出力端子と前記第１の接続路よりも長い接続路を介して接続された遮断制御可能な第３の電圧伝達手段を備えた構成としたので、電圧伝達手段を２段しか通らないので、精度の高い測定を行うことができる効果がある。
【００８６】
この発明によれば、前記Ａ／Ｄ変換器のアナログ入力端子と前記第２の電圧伝達手段の出力端子との接続路を、前記フラッシュメモリ用電源線と前記第２の電圧伝達手段の入力端子との接続路よりも短くしたので、両者間の配線へ非常に長い配線に乗ってくる可能性があるチップ内部のノイズの影響を遮断できる効果がある。
【００８７】
この発明によれば、前記マイクロコンピュータの外部入力端子と前記第２の電圧伝達手段の出力端子との接続路を、前記フラッシュメモリ用電源線と前記第２の電圧伝達手段の入力端子との接続路よりも短くしたので、両者間の配線へ非常に長い配線に乗ってくる可能性があるチップ内部のノイズの影響を遮断できる効果がある。
【００８８】
この発明によれば、Ａ／Ｄ変換器の外部トリガ入力端子に、フラッシュメモリ制御部のシーケンス回路からのトリガ信号を受けて動作するスイッチを設け、通常動作モードでは前者のトリガが電圧測定モードでは後者のトリガを選択するようにしたので、測定時、ＣＰＵはコマンド発行後、割り込み要求があるまで待つだけでよく、ソフトウエア作製の手間が少なくなる。また、イレーズ、プログラム中等、シーケンスのある一定時間内のみしか所定の電圧を生成しないモードでは、ＣＰＵで同期を取ってＡ／Ｄ変換を開始させることが困難であるので、このトリガ方式が有効となる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図２】 実施の形態１におけるフラッシュ制御レジスタの構成図である。
【図３】 この発明の実施の形態２によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図４】 この発明の実施の形態３によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図５】 この発明の実施の形態４によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図６】 実施の形態４におけるフラッシュ制御レジスタの構成図である。
【図７】 この発明の実施の形態５によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図８】 この発明の実施の形態６による降圧回路の回路図である。
【図９】 この発明の実施の形態７によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図１０】 この発明の実施の形態８によるフラッシュ制御レジスタの構成図である。
【図１１】 この発明の実施の形態９による電圧配線のレイアウトパターン図である。
【図１２】 この発明の実施の形態１０よるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図１３】 従来のフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図１４】 トランスミッションゲートの構成を示す回路図である。
【図１５】 各コマンドと各電源電圧値の対応図である。
【図１６】 フラッシュメモリセルおよび周辺回路を示すブロック図である。
【符号の説明】
１ マイコン（マイクロコンピュータ）、２ ＣＰＵ（中央演算処理装置）、５ Ａ／Ｄ変換器、１０ フラッシュメモリ、５０，５１，５２ トランスミッションゲート（第２の電圧伝達手段）、５３，５４ トランスミッションゲート（第３の電圧伝達手段）、８０，８１，８ｎ トランスミッションゲート（第１の電圧伝達手段）、９０ スイッチ、１５０，１５１，１５２ トランスミッションゲート（第４の電圧伝達手段）、２１０，２１１ 抵抗（電圧分圧素子）。
Claims (7)
- マイクロコンピュータの外部入力端子に入力端子が接続され、Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第１の電圧伝達手段と、フラッシュメモリ用電源線に入力端子が接続され、前記Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第２の電圧伝達手段と、通常動作モードでは前記第１の電圧伝達手段をＯＮ、第２の電圧伝達手段をＯＦＦとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第１の電圧伝達手段をＯＦＦ、第２の電圧伝達手段をＯＮとし、前記Ａ／Ｄ変換器の変換結果の読み出し制御を行うＣＰＵとを備えたフラッシュメモリ内蔵マイクロコンピュータ。
- マイクロコンピュータの外部入力端子に入力端子が接続され、Ａ／Ｄ変換器のアナログ入力端子に出力端子が接続された遮断制御可能な第１の電圧伝達手段と、フラッシュメモリ用電源線に入力端子が接続され、前記第１の電圧伝達手段の入力端子に出力端子が接続された遮断制御可能な第２の電圧伝達手段と、通常動作モードでは前記第１の電圧伝達手段をＯＮ、第２の電圧伝達手段をＯＦＦとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第１の電圧伝達手段をＯＮ、第２の電圧伝達手段をＯＮとし、前記Ａ／Ｄ変換器の変換結果の読み出し制御を行うＣＰＵとを備えたフラッシュメモリ内蔵マイクロコンピュータ。
- 第１の電圧伝達手段の入力端子と第１の接続路を介して出力端子が接続され、前記第２の電圧伝達手段の出力端子と前記第１の接続路よりも長い接続路を介して接続された遮断制御可能な第３の電圧伝達手段を備えたことを特徴とする請求項２に記載のフラッシュメモリ内蔵マイクロコンピュータ。
- 第１の電圧伝達手段の出力端子と第２の接続路を介して出力端子が接続され、前記第２の電圧伝達手段の出力端子と前記第１の接続路よりも長い接続路を介して接続された遮断制御可能な第３の電圧伝達手段を備えたことを特徴とする請求項２に記載のフラッシュメモリ内蔵マイクロコンピュータ。
- 前記Ａ／Ｄ変換器のアナログ入力端子と前記第２の電圧伝達手段の出力端子との接続路は、前記フラッシュメモリ用電源線と前記第２の電圧伝達手段の入力端子との接続路よりも短いことを特徴とする請求項１に記載のフラッシュメモリ内蔵マイクロコンピュータ。
- 前記マイクロコンピュータの外部入力端子と前記第２の電圧伝達手段の出力端子との接続路は、前記フラッシュメモリ用電源線と前記第２の電圧伝達手段の入力端子との接続路よりも短いことを特徴とする請求項２に記載のフラッシュメモリ内蔵マイクロコンピュータ。
- Ａ／Ｄ変換器の外部トリガ入力端子からのトリガと、フラッシュメモリ制御部のシーケンス回路からのトリガ信号を選択するスイッチを設け、通常動作モードでは前者のトリガを電圧測定モードでは後者のトリガを選択することを特徴とする請求項１から請求項６のうちのいずれか１項記載のフラッシュメモリ内蔵マイクロコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29299097A JP4229482B2 (ja) | 1997-10-24 | 1997-10-24 | フラッシュメモリ内蔵マイクロコンピュータ |
| US09/019,040 US6032221A (en) | 1997-10-24 | 1998-02-05 | Flash memory embedded microcomputer |
| KR1019980024037A KR100286187B1 (ko) | 1997-10-24 | 1998-06-25 | 플래쉬 메모리 내장 마이크로컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29299097A JP4229482B2 (ja) | 1997-10-24 | 1997-10-24 | フラッシュメモリ内蔵マイクロコンピュータ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008146940A Division JP2008210415A (ja) | 2008-06-04 | 2008-06-04 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134317A JPH11134317A (ja) | 1999-05-21 |
| JP4229482B2 true JP4229482B2 (ja) | 2009-02-25 |
Family
ID=17789054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29299097A Expired - Fee Related JP4229482B2 (ja) | 1997-10-24 | 1997-10-24 | フラッシュメモリ内蔵マイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6032221A (ja) |
| JP (1) | JP4229482B2 (ja) |
| KR (1) | KR100286187B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11203266A (ja) * | 1998-01-07 | 1999-07-30 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US6718407B2 (en) * | 1999-09-30 | 2004-04-06 | Intel Corporation | Multiplexer selecting one of input/output data from a low pin count interface and a program information to update a firmware device from a communication interface |
| KR100375217B1 (ko) * | 1999-10-21 | 2003-03-07 | 삼성전자주식회사 | 전기적으로 재기입 가능한 불휘발성 메모리를 구비하는마이크로컨트롤러 |
| US6226200B1 (en) * | 1999-11-17 | 2001-05-01 | Motorola Inc. | In-circuit memory array bit cell threshold voltage distribution measurement |
| JP2002269065A (ja) * | 2001-03-08 | 2002-09-20 | Mitsubishi Electric Corp | プログラム可能な不揮発性メモリを内蔵したマイクロコンピュータ |
| JP4049297B2 (ja) * | 2001-06-11 | 2008-02-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US7062738B1 (en) * | 2002-07-25 | 2006-06-13 | Taiwan Semiconductor Manufacturing Company | Flash memory compiler with flexible configurations |
| JP4653960B2 (ja) * | 2003-08-07 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | メモリカードおよび不揮発性メモリ混載マイコン |
| JP2005086108A (ja) * | 2003-09-10 | 2005-03-31 | Renesas Technology Corp | 半導体集積回路 |
| JP2012234591A (ja) * | 2011-04-28 | 2012-11-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US10090850B2 (en) * | 2016-04-12 | 2018-10-02 | Microchip Technology Incorporated | Microcontroller with digital delay line analog-to-digital converter |
| WO2021002176A1 (ja) * | 2019-07-02 | 2021-01-07 | ローム株式会社 | 不揮発性記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2461301A1 (fr) * | 1978-04-25 | 1981-01-30 | Cii Honeywell Bull | Microprocesseur autoprogrammable |
| US5153853A (en) * | 1990-09-20 | 1992-10-06 | Sharp Kabushiki Kaisha | Method and apparatus for measuring EEPROM threshold voltages in a nonvolatile DRAM memory device |
| JPH05325580A (ja) * | 1992-05-28 | 1993-12-10 | Mitsubishi Electric Corp | 不揮発性メモリ |
| US5909397A (en) * | 1996-10-08 | 1999-06-01 | Texas Instruments Incorporated | Method and system for testing and adjusting threshold voltages in flash eeproms |
-
1997
- 1997-10-24 JP JP29299097A patent/JP4229482B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-05 US US09/019,040 patent/US6032221A/en not_active Expired - Lifetime
- 1998-06-25 KR KR1019980024037A patent/KR100286187B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6032221A (en) | 2000-02-29 |
| JPH11134317A (ja) | 1999-05-21 |
| KR19990036538A (ko) | 1999-05-25 |
| KR100286187B1 (ko) | 2001-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5675540A (en) | Non-volatile memory system having internal data verification test mode | |
| US6999353B2 (en) | Semiconductor memory device including page latch circuit | |
| US5898621A (en) | Batch erasable single chip nonvolatile memory device and erasing method therefor | |
| US5627780A (en) | Testing a non-volatile memory | |
| JP4229482B2 (ja) | フラッシュメモリ内蔵マイクロコンピュータ | |
| JP3411186B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100334173B1 (ko) | 마이크로컴퓨터 | |
| US5651128A (en) | Programmable integrated circuit memory comprising emulation means | |
| US5459733A (en) | Input/output checker for a memory array | |
| US5491662A (en) | Microcontroller memory cell current reading method | |
| JPH11297086A (ja) | 不揮発性半導体メモリおよびそれを内蔵した半導体集積回路並びにメモリの書込み時間調整方法 | |
| US5771191A (en) | Method and system for inspecting semiconductor memory device | |
| JP3176827B2 (ja) | 集積回路装置および集積回路装置を試験する方法 | |
| JP2008210415A (ja) | データ処理装置 | |
| US5812460A (en) | Nonvolatile semiconductor memory device having test circuit for testing erasing function thereof | |
| JPH10125100A (ja) | 不揮発性半導体メモリ | |
| JP4927164B2 (ja) | 半導体装置 | |
| JPH08194035A (ja) | 集積回路装置及び集積回路装置の周辺回路検査方法 | |
| JPH10208499A (ja) | フラッシュメモリの検査方法 | |
| JPH08167296A (ja) | 半導体記憶装置 | |
| JP4121594B2 (ja) | 不揮発メモリ内蔵マイクロコンピュータ | |
| JP2008287845A (ja) | 半導体集積回路装置 | |
| JP3123983B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH09139100A (ja) | 半導体不揮発メモリ装置のテスト方法 | |
| JPH08106794A (ja) | 不揮発性メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041014 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070920 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080415 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080604 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081125 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081202 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |