JPH11203266A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH11203266A JPH11203266A JP10001917A JP191798A JPH11203266A JP H11203266 A JPH11203266 A JP H11203266A JP 10001917 A JP10001917 A JP 10001917A JP 191798 A JP191798 A JP 191798A JP H11203266 A JPH11203266 A JP H11203266A
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- cpu
- flash memory
- clock signal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリ１４にデータを書き込む処
理を実施する場合には、予め、フラッシュメモリ１４か
らＣＰＵ１２のプログラムをＲＡＭ１１に転送しなけれ
ばならず、プログラムの構成が複雑化するという課題が
あった。 【解決手段】 ＣＰＵ４２からフラッシュメモリ４５に
書き込まれたデータのベリファイを実施する旨のコマン
ドが送信されると、ＣＰＵ４２に対するＣＬＫの供給を
停止するとともに、ベリファイ条件を確立してフラッシ
ュメモリ４５からデータを読み込む処理を実施し、ま
た、データの読み込み処理を完了すると、ＣＰＵ４２に
対するＣＬＫの供給を再開し、ＣＰＵ４２がそのデータ
を受信する。
理を実施する場合には、予め、フラッシュメモリ１４か
らＣＰＵ１２のプログラムをＲＡＭ１１に転送しなけれ
ばならず、プログラムの構成が複雑化するという課題が
あった。 【解決手段】 ＣＰＵ４２からフラッシュメモリ４５に
書き込まれたデータのベリファイを実施する旨のコマン
ドが送信されると、ＣＰＵ４２に対するＣＬＫの供給を
停止するとともに、ベリファイ条件を確立してフラッシ
ュメモリ４５からデータを読み込む処理を実施し、ま
た、データの読み込み処理を完了すると、ＣＰＵ４２に
対するＣＬＫの供給を再開し、ＣＰＵ４２がそのデータ
を受信する。
Description
【０００１】
【発明の属する技術分野】この発明は、内蔵するフラッ
シュメモリにデータを書き込む機能及びデータを消去す
る機能を有するマイクロコンピュータに関するものであ
る。
シュメモリにデータを書き込む機能及びデータを消去す
る機能を有するマイクロコンピュータに関するものであ
る。
【０００２】
【従来の技術】図１１は従来のマイクロコンピュータを
示す構成図であり、図において、１は発振子、２，３は
発振子１を接続する端子、４はクロック信号（以下、
「ＣＬＫ」という）を生成するクロック生成回路、５は
Ａ／Ｄ回路等の周辺装置、６はクロック生成回路４によ
り生成されたＣＬＫをカウントし、そのカウント値がリ
セットされずに設定値に到達すると、オーバーフロー信
号を出力する監視タイマー、７は監視タイマー６からオ
ーバーフロー信号が出力されると、割込信号をＣＰＵ１
２に出力する割込制御回路、８はフラッシュメモリ１４
に書き込むデータを送信するパソコン、９はパソコン８
とマイクロコンピュータ間のデータを送受信するインタ
フェース、１０はインタフェース９を接続する端子であ
る。
示す構成図であり、図において、１は発振子、２，３は
発振子１を接続する端子、４はクロック信号（以下、
「ＣＬＫ」という）を生成するクロック生成回路、５は
Ａ／Ｄ回路等の周辺装置、６はクロック生成回路４によ
り生成されたＣＬＫをカウントし、そのカウント値がリ
セットされずに設定値に到達すると、オーバーフロー信
号を出力する監視タイマー、７は監視タイマー６からオ
ーバーフロー信号が出力されると、割込信号をＣＰＵ１
２に出力する割込制御回路、８はフラッシュメモリ１４
に書き込むデータを送信するパソコン、９はパソコン８
とマイクロコンピュータ間のデータを送受信するインタ
フェース、１０はインタフェース９を接続する端子であ
る。
【０００３】また、１１はＣＰＵ１２がパソコン８から
送信されたデータをフラッシュメモリ１４に書き込む
際、フラッシュメモリ１４に記憶されているプログラム
を一時的に格納するＲＡＭ、１２はクロック生成回路４
により生成されたＣＬＫを基準にしてプログラムを実行
し、フラッシュメモリ４にデータを書き込む場合には、
データの書込完了後にデータのベリファイを実施するＣ
ＰＵ、１３はＣＰＵ１２からデータの書き込みを指示す
るコマンドが出力されると、ＣＰＵ１２がパソコン８か
ら受信したデータをフラッシュメモリ１４に書き込む処
理を実行し、また、ＣＰＵ１２からベリファイの実施を
示すコマンドが出力されると、センスアンプやデコーダ
の電圧を通常時より高くしてベリファイ条件を確立する
フラッシュ制御回路、１４はＣＰＵ１２が実行するプロ
グラムやパソコン８から送信されたデータを記憶するフ
ラッシュメモリである。
送信されたデータをフラッシュメモリ１４に書き込む
際、フラッシュメモリ１４に記憶されているプログラム
を一時的に格納するＲＡＭ、１２はクロック生成回路４
により生成されたＣＬＫを基準にしてプログラムを実行
し、フラッシュメモリ４にデータを書き込む場合には、
データの書込完了後にデータのベリファイを実施するＣ
ＰＵ、１３はＣＰＵ１２からデータの書き込みを指示す
るコマンドが出力されると、ＣＰＵ１２がパソコン８か
ら受信したデータをフラッシュメモリ１４に書き込む処
理を実行し、また、ＣＰＵ１２からベリファイの実施を
示すコマンドが出力されると、センスアンプやデコーダ
の電圧を通常時より高くしてベリファイ条件を確立する
フラッシュ制御回路、１４はＣＰＵ１２が実行するプロ
グラムやパソコン８から送信されたデータを記憶するフ
ラッシュメモリである。
【０００４】また、図１２はフラッシュ制御回路１３の
詳細を示す構成図であり、図において、２１はＣＰＵ１
２によって“１”のビット値が書き込まれると、マイク
ロコンピュータのモードをデータの書き替えモードに移
行する旨を示すモード指定信号Ｍを制御部２３に出力す
る制御レジスタ、２２はＣＰＵ１２から送信されたコマ
ンドを受信し、そのコマンドを制御部２３に出力するコ
マンドレジスタ、２３はコマンドレジスタ２２からデー
タの書き込みを指示するコマンドが出力されると、ＣＰ
Ｕ１２がパソコン８から受信したデータをフラッシュメ
モリ１４に書き込む処理を実行し、また、ＣＰＵ１２か
らベリファイの実施を示すコマンドが出力されると、セ
ンスアンプやデコーダの電圧を通常時より高くしてベリ
ファイ条件を確立する制御部である。なお、図１３は従
来のマイクロコンピュータの動作を説明するタイミング
チャートであり、図１４は従来のマイクロコンピュータ
の動作を説明するフローチャートである。
詳細を示す構成図であり、図において、２１はＣＰＵ１
２によって“１”のビット値が書き込まれると、マイク
ロコンピュータのモードをデータの書き替えモードに移
行する旨を示すモード指定信号Ｍを制御部２３に出力す
る制御レジスタ、２２はＣＰＵ１２から送信されたコマ
ンドを受信し、そのコマンドを制御部２３に出力するコ
マンドレジスタ、２３はコマンドレジスタ２２からデー
タの書き込みを指示するコマンドが出力されると、ＣＰ
Ｕ１２がパソコン８から受信したデータをフラッシュメ
モリ１４に書き込む処理を実行し、また、ＣＰＵ１２か
らベリファイの実施を示すコマンドが出力されると、セ
ンスアンプやデコーダの電圧を通常時より高くしてベリ
ファイ条件を確立する制御部である。なお、図１３は従
来のマイクロコンピュータの動作を説明するタイミング
チャートであり、図１４は従来のマイクロコンピュータ
の動作を説明するフローチャートである。
【０００５】次に動作について説明する。まず、ＣＰＵ
１２はクロック生成回路４により生成されたＣＬＫを基
準にしてプログラムを実行するが、マイクロコンピュー
タに異常が発生して、ＣＰＵ１２が暴走する場合に備
え、ＣＬＫのカウント値がリセットされずに設定値に到
達すると、オーバーフロー信号を出力する監視タイマー
６が設けられ、万一、監視タイマー６からオーバーフロ
ー信号が出力された場合には、割込制御回路７がＣＰＵ
１２に割込信号を出力するようにされている。
１２はクロック生成回路４により生成されたＣＬＫを基
準にしてプログラムを実行するが、マイクロコンピュー
タに異常が発生して、ＣＰＵ１２が暴走する場合に備
え、ＣＬＫのカウント値がリセットされずに設定値に到
達すると、オーバーフロー信号を出力する監視タイマー
６が設けられ、万一、監視タイマー６からオーバーフロ
ー信号が出力された場合には、割込制御回路７がＣＰＵ
１２に割込信号を出力するようにされている。
【０００６】そして、ＣＰＵ１２がフラッシュメモリ１
４に記憶されているプログラムを実行するに際し、フラ
ッシュメモリ１４に対してデータを書き込む処理（ベリ
ファイ処理を含む）がプログラムに記述されている場合
には、ＣＰＵ１２がそのプログラムをフラッシュメモリ
１４からＲＡＭ１１に転送する処理を実行する（ステッ
プＳＴ１）。ただし、プログラムをＲＡＭ１１に転送す
る理由については後述する。
４に記憶されているプログラムを実行するに際し、フラ
ッシュメモリ１４に対してデータを書き込む処理（ベリ
ファイ処理を含む）がプログラムに記述されている場合
には、ＣＰＵ１２がそのプログラムをフラッシュメモリ
１４からＲＡＭ１１に転送する処理を実行する（ステッ
プＳＴ１）。ただし、プログラムをＲＡＭ１１に転送す
る理由については後述する。
【０００７】そして、ＣＰＵ１２はプログラムをＲＡＭ
１１に転送すると、以下、そのプログラムに従って動作
するが、フラッシュメモリ１４に対してデータを書き込
む処理を実施する場合、ＣＰＵ１２はフラッシュ制御回
路１３の制御レジスタ２１に“１”を書き込むことによ
り、制御レジスタ２１からモード指定信号Ｍを制御部２
３に出力させ、制御部２３にマイクロコンピュータのモ
ードがデータの書き替えモードに移行されたことを認識
させる（ステップＳＴ２）。
１１に転送すると、以下、そのプログラムに従って動作
するが、フラッシュメモリ１４に対してデータを書き込
む処理を実施する場合、ＣＰＵ１２はフラッシュ制御回
路１３の制御レジスタ２１に“１”を書き込むことによ
り、制御レジスタ２１からモード指定信号Ｍを制御部２
３に出力させ、制御部２３にマイクロコンピュータのモ
ードがデータの書き替えモードに移行されたことを認識
させる（ステップＳＴ２）。
【０００８】これにより、フラッシュ制御回路１３の制
御部２３は、ＣＰＵ１２からコマンドの送信を受け付け
る待機状態になるので、ＣＰＵ１２は、データの書き込
みを指示するコマンド（例えば、４０Ｈのコード）をフ
ラッシュ制御回路１３のコマンドレジスタ２２に送信す
るとともに（ステップＳＴ３）、パソコン８から送信さ
れたデータを受信して、フラッシュ制御回路１３の制御
部２３に転送する。
御部２３は、ＣＰＵ１２からコマンドの送信を受け付け
る待機状態になるので、ＣＰＵ１２は、データの書き込
みを指示するコマンド（例えば、４０Ｈのコード）をフ
ラッシュ制御回路１３のコマンドレジスタ２２に送信す
るとともに（ステップＳＴ３）、パソコン８から送信さ
れたデータを受信して、フラッシュ制御回路１３の制御
部２３に転送する。
【０００９】そして、フラッシュ制御回路１３の制御部
２３は、コマンドレジスタ２２からコマンドを受信し
て、パソコン８からデータが転送されると、データの書
き込みを示すフラッシュ制御信号Ｆをフラッシュメモリ
１４に出力して、パソコン８から送信されたデータを実
際にフラッシュメモリ１４に書き込む処理を実行する
（図１３のＡを参照）。
２３は、コマンドレジスタ２２からコマンドを受信し
て、パソコン８からデータが転送されると、データの書
き込みを示すフラッシュ制御信号Ｆをフラッシュメモリ
１４に出力して、パソコン８から送信されたデータを実
際にフラッシュメモリ１４に書き込む処理を実行する
（図１３のＡを参照）。
【００１０】このようにして、フラッシュメモリ１４に
データが書き込まれるが、フラッシュ制御回路１３の制
御部２３は、データの書き込み中は制御レジスタ２１に
“１”を書き込み、データの書き込みを完了すると、
“０”を書き込むので、ＣＰＵ１２は制御レジスタ２１
の格納値を監視することにより、データの書き込みが完
了したか否かを判断する（ステップＳＴ４，ＳＴ５）。
そして、フラッシュ制御回路１３の制御レジスタ２１の
格納値が“０”になると、ＣＰＵ１２は、データが正し
くフラッシュメモリ１４に書き込まれたか否かを判定す
るため、今度は、ベリファイの実施を示すコマンド（例
えば、Ｃ０Ｈのコード）をフラッシュ制御回路１３のコ
マンドレジスタ２２に送信する（ステップＳＴ６）。
データが書き込まれるが、フラッシュ制御回路１３の制
御部２３は、データの書き込み中は制御レジスタ２１に
“１”を書き込み、データの書き込みを完了すると、
“０”を書き込むので、ＣＰＵ１２は制御レジスタ２１
の格納値を監視することにより、データの書き込みが完
了したか否かを判断する（ステップＳＴ４，ＳＴ５）。
そして、フラッシュ制御回路１３の制御レジスタ２１の
格納値が“０”になると、ＣＰＵ１２は、データが正し
くフラッシュメモリ１４に書き込まれたか否かを判定す
るため、今度は、ベリファイの実施を示すコマンド（例
えば、Ｃ０Ｈのコード）をフラッシュ制御回路１３のコ
マンドレジスタ２２に送信する（ステップＳＴ６）。
【００１１】そして、フラッシュ制御回路１３の制御部
２３は、コマンドレジスタ２２からベリファイの実施を
示すコマンドを受信すると、センスアンプやデコーダの
電圧を通常時より高くしてベリファイ条件を確立する
（図１３のＢ，Ｃ，Ｄを参照）。ここで、ベリファイを
実施するに際し、センスアンプやデコーダの電圧を通常
時より高くするのは、データが確実に書き込まれたこと
を確認するため、通常時より厳しい条件下でもデータを
正しく読み込めるか否かを判定するためである。なお、
以上から明らかであるが、フラッシュメモリ１４にデー
タを書き込む処理を実施する際に、ＣＰＵ１２が実行す
るプログラムをＲＡＭ１１に転送する理由は、ベリファ
イ条件が確立すると、通常時よりデータの読込条件が厳
しくなるので、ＣＰＵ１２がフラッシュメモリ１２から
プログラムを正しく読み込めなくなり、以後、正常に動
作できなくなるおそれがあるからである。
２３は、コマンドレジスタ２２からベリファイの実施を
示すコマンドを受信すると、センスアンプやデコーダの
電圧を通常時より高くしてベリファイ条件を確立する
（図１３のＢ，Ｃ，Ｄを参照）。ここで、ベリファイを
実施するに際し、センスアンプやデコーダの電圧を通常
時より高くするのは、データが確実に書き込まれたこと
を確認するため、通常時より厳しい条件下でもデータを
正しく読み込めるか否かを判定するためである。なお、
以上から明らかであるが、フラッシュメモリ１４にデー
タを書き込む処理を実施する際に、ＣＰＵ１２が実行す
るプログラムをＲＡＭ１１に転送する理由は、ベリファ
イ条件が確立すると、通常時よりデータの読込条件が厳
しくなるので、ＣＰＵ１２がフラッシュメモリ１２から
プログラムを正しく読み込めなくなり、以後、正常に動
作できなくなるおそれがあるからである。
【００１２】このようにして、ベリファイ条件が確立す
ると、ＣＰＵ１２は、フラッシュメモリ１４からデータ
を読み込むとともに、そのデータが期待値（パソコン８
から送信されたデータ）と一致するか否かを判定し、一
致する場合には、データが正しく書き込まれたものと判
断する。一方、一致しない場合には、データが正しく書
き込まれていないものと判断し、再度、データの書き込
みを実施する（ステップＳＴ７〜ＳＴ９）。
ると、ＣＰＵ１２は、フラッシュメモリ１４からデータ
を読み込むとともに、そのデータが期待値（パソコン８
から送信されたデータ）と一致するか否かを判定し、一
致する場合には、データが正しく書き込まれたものと判
断する。一方、一致しない場合には、データが正しく書
き込まれていないものと判断し、再度、データの書き込
みを実施する（ステップＳＴ７〜ＳＴ９）。
【００１３】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、ＣＰＵ１２
がベリファイ条件確立時にフラッシュメモリ１４からデ
ータを読み込む処理を実施する必要があるが、そのデー
タの読込処理を実施するためには、ベリファイ条件確立
時にプログラムを正確に読み込む必要がある。しかし、
ベリファイ条件確立時は通常時よりデータの読込条件が
厳しいので、フラッシュメモリ１４から正確にプログラ
ムを読み込むことができないおそれがあり、そのため、
フラッシュメモリ１４にデータを書き込む処理を実施す
る場合には、予め、そのプログラムをフラッシュメモリ
１４からＲＡＭ１１に転送しなければならず、プログラ
ムの構成が複雑化する課題があった。また、プログラム
をＲＡＭ１１に転送する分、ＲＡＭ１１の記憶容量を大
きくしなければならない課題もあった。
ュータは以上のように構成されているので、ＣＰＵ１２
がベリファイ条件確立時にフラッシュメモリ１４からデ
ータを読み込む処理を実施する必要があるが、そのデー
タの読込処理を実施するためには、ベリファイ条件確立
時にプログラムを正確に読み込む必要がある。しかし、
ベリファイ条件確立時は通常時よりデータの読込条件が
厳しいので、フラッシュメモリ１４から正確にプログラ
ムを読み込むことができないおそれがあり、そのため、
フラッシュメモリ１４にデータを書き込む処理を実施す
る場合には、予め、そのプログラムをフラッシュメモリ
１４からＲＡＭ１１に転送しなければならず、プログラ
ムの構成が複雑化する課題があった。また、プログラム
をＲＡＭ１１に転送する分、ＲＡＭ１１の記憶容量を大
きくしなければならない課題もあった。
【００１４】この発明は上記のような課題を解決するた
めになされたもので、フラッシュメモリからプログラム
をＲＡＭに転送することなく、ベリファイを実施するこ
とができるマイクロコンピュータを得ることを目的とす
る。
めになされたもので、フラッシュメモリからプログラム
をＲＡＭに転送することなく、ベリファイを実施するこ
とができるマイクロコンピュータを得ることを目的とす
る。
【００１５】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、フラッシュメモリに書き込まれたデー
タのベリファイを実施する旨のコマンドが送信される
と、ＣＰＵに対するクロック信号の供給を停止して、ベ
リファイ条件を確立する条件確立手段と、その条件確立
手段によりベリファイ条件が確立されると、フラッシュ
メモリからデータを読み込み、そのデータをレジスタに
格納するデータ読込手段と、そのデータ読込手段がレジ
スタにデータを格納すると、ベリファイ条件を解除し
て、ＣＰＵに対するクロック信号の供給を再開する条件
解除手段とを設けたものである。
コンピュータは、フラッシュメモリに書き込まれたデー
タのベリファイを実施する旨のコマンドが送信される
と、ＣＰＵに対するクロック信号の供給を停止して、ベ
リファイ条件を確立する条件確立手段と、その条件確立
手段によりベリファイ条件が確立されると、フラッシュ
メモリからデータを読み込み、そのデータをレジスタに
格納するデータ読込手段と、そのデータ読込手段がレジ
スタにデータを格納すると、ベリファイ条件を解除し
て、ＣＰＵに対するクロック信号の供給を再開する条件
解除手段とを設けたものである。
【００１６】この発明に係るマイクロコンピュータは、
フラッシュメモリから消去されたデータのベリファイを
実施する旨のコマンドが送信されると、ＣＰＵに対する
クロック信号の供給を停止して、ベリファイ条件を確立
する条件確立手段と、その条件確立手段によりベリファ
イ条件が確立されると、フラッシュメモリからデータを
読み込み、そのデータをレジスタに格納するデータ読込
手段と、そのデータ読込手段がレジスタにデータを格納
すると、ベリファイ条件を解除して、ＣＰＵに対するク
ロック信号の供給を再開する条件解除手段とを設けたも
のである。
フラッシュメモリから消去されたデータのベリファイを
実施する旨のコマンドが送信されると、ＣＰＵに対する
クロック信号の供給を停止して、ベリファイ条件を確立
する条件確立手段と、その条件確立手段によりベリファ
イ条件が確立されると、フラッシュメモリからデータを
読み込み、そのデータをレジスタに格納するデータ読込
手段と、そのデータ読込手段がレジスタにデータを格納
すると、ベリファイ条件を解除して、ＣＰＵに対するク
ロック信号の供給を再開する条件解除手段とを設けたも
のである。
【００１７】この発明に係るマイクロコンピュータは、
フラッシュメモリに書き込まれたデータのベリファイを
実施する旨のコマンドが送信されると、ＣＰＵに対する
クロック信号の供給を停止して、ベリファイ条件を確立
する条件確立手段と、その条件確立手段によりベリファ
イ条件が確立されると、フラッシュメモリからデータを
読み込むとともに、そのデータを期待値と比較する比較
手段と、その比較手段から比較結果が出力されると、ベ
リファイ条件を解除して、ＣＰＵに対するクロック信号
の供給を再開する条件解除手段とを設けたものである。
フラッシュメモリに書き込まれたデータのベリファイを
実施する旨のコマンドが送信されると、ＣＰＵに対する
クロック信号の供給を停止して、ベリファイ条件を確立
する条件確立手段と、その条件確立手段によりベリファ
イ条件が確立されると、フラッシュメモリからデータを
読み込むとともに、そのデータを期待値と比較する比較
手段と、その比較手段から比較結果が出力されると、ベ
リファイ条件を解除して、ＣＰＵに対するクロック信号
の供給を再開する条件解除手段とを設けたものである。
【００１８】この発明に係るマイクロコンピュータは、
フラッシュメモリから消去されたデータのベリファイを
実施する旨のコマンドが送信されると、ＣＰＵに対する
クロック信号の供給を停止して、ベリファイ条件を確立
する条件確立手段と、その条件確立手段によりベリファ
イ条件が確立されると、フラッシュメモリからデータを
読み込むとともに、そのデータを期待値と比較する比較
手段と、その比較手段から比較結果が出力されると、ベ
リファイ条件を解除して、ＣＰＵに対するクロック信号
の供給を再開する条件解除手段とを設けたものである。
フラッシュメモリから消去されたデータのベリファイを
実施する旨のコマンドが送信されると、ＣＰＵに対する
クロック信号の供給を停止して、ベリファイ条件を確立
する条件確立手段と、その条件確立手段によりベリファ
イ条件が確立されると、フラッシュメモリからデータを
読み込むとともに、そのデータを期待値と比較する比較
手段と、その比較手段から比較結果が出力されると、ベ
リファイ条件を解除して、ＣＰＵに対するクロック信号
の供給を再開する条件解除手段とを設けたものである。
【００１９】この発明に係るマイクロコンピュータは、
オートイレーズの実施によりフラッシュメモリに書き込
まれたデータのベリファイを実施する場合には、ＣＰＵ
が、フラッシュメモリから読み込まれたデータがすべて
一致するか否かを判定するようにしたものである。
オートイレーズの実施によりフラッシュメモリに書き込
まれたデータのベリファイを実施する場合には、ＣＰＵ
が、フラッシュメモリから読み込まれたデータがすべて
一致するか否かを判定するようにしたものである。
【００２０】この発明に係るマイクロコンピュータは、
オートイレーズの実施によりフラッシュメモリから消去
されたデータのベリファイを実施する場合には、ＣＰＵ
が、フラッシュメモリから読み込まれたデータがすべて
一致するか否かを判定するようにしたものである。
オートイレーズの実施によりフラッシュメモリから消去
されたデータのベリファイを実施する場合には、ＣＰＵ
が、フラッシュメモリから読み込まれたデータがすべて
一致するか否かを判定するようにしたものである。
【００２１】この発明に係るマイクロコンピュータは、
オートイレーズの実施によりフラッシュメモリに書き込
まれたデータのベリファイを実施する場合には、比較手
段が、フラッシュメモリから読み込まれたデータがすべ
て一致するか否かを判定するようにしたものである。
オートイレーズの実施によりフラッシュメモリに書き込
まれたデータのベリファイを実施する場合には、比較手
段が、フラッシュメモリから読み込まれたデータがすべ
て一致するか否かを判定するようにしたものである。
【００２２】この発明に係るマイクロコンピュータは、
オートイレーズの実施によりフラッシュメモリから消去
されたデータのベリファイを実施する場合には、比較手
段が、フラッシュメモリから読み込まれたデータがすべ
て一致するか否かを判定するようにしたものである。
オートイレーズの実施によりフラッシュメモリから消去
されたデータのベリファイを実施する場合には、比較手
段が、フラッシュメモリから読み込まれたデータがすべ
て一致するか否かを判定するようにしたものである。
【００２３】この発明に係るマイクロコンピュータは、
クロック生成手段により生成されたクロック信号をカウ
ントし、そのカウント値がリセットされずに設定値に到
達すると、オーバーフロー信号を出力する監視タイマー
を設けたものである。
クロック生成手段により生成されたクロック信号をカウ
ントし、そのカウント値がリセットされずに設定値に到
達すると、オーバーフロー信号を出力する監視タイマー
を設けたものである。
【００２４】この発明に係るマイクロコンピュータは、
ＣＰＵからベリファイの実施を示すコマンドが送信され
ると、監視タイマーのカウント値をリセットするととも
に、クロック信号の供給停止指令を条件確立手段に送信
し、その監視タイマーがオーバーフロー信号を出力する
と、クロック信号の供給再開指令を条件解除手段に送信
するようにしたものである。
ＣＰＵからベリファイの実施を示すコマンドが送信され
ると、監視タイマーのカウント値をリセットするととも
に、クロック信号の供給停止指令を条件確立手段に送信
し、その監視タイマーがオーバーフロー信号を出力する
と、クロック信号の供給再開指令を条件解除手段に送信
するようにしたものである。
【００２５】この発明に係るマイクロコンピュータは、
ＣＰＵからベリファイの実施を示すコマンドが送信され
ると、クロック信号のパルスレートを変更するようにし
たものである。
ＣＰＵからベリファイの実施を示すコマンドが送信され
ると、クロック信号のパルスレートを変更するようにし
たものである。
【００２６】この発明に係るマイクロコンピュータは、
ＣＰＵからベリファイの実施を示すコマンドが送信され
ると、監視タイマーの設定値を変更するようにしたもの
である。
ＣＰＵからベリファイの実施を示すコマンドが送信され
ると、監視タイマーの設定値を変更するようにしたもの
である。
【００２７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示す構成図であり、図において、
３１は発振子、３２，３３は発振子３１を接続する端
子、３４はクロック信号（以下、「ＣＬＫ」という）を
生成するクロック生成回路（クロック生成手段）、３５
はＡ／Ｄ回路等の周辺装置、３６はクロック生成回路３
４により生成されたＣＬＫをカウントし、そのカウント
値がリセットされずに設定値に到達すると、オーバーフ
ロー信号を出力する監視タイマー、３７は監視タイマー
３６からオーバーフロー信号が出力されると、割込信号
をＣＰＵ４２に出力する割込制御回路、３８はフラッシ
ュメモリ４５に書き込むデータを送信するパソコン、３
９はパソコン３８とマイクロコンピュータ間のデータを
送受信するインターフェス、４０はインタフェース３９
を接続する端子である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示す構成図であり、図において、
３１は発振子、３２，３３は発振子３１を接続する端
子、３４はクロック信号（以下、「ＣＬＫ」という）を
生成するクロック生成回路（クロック生成手段）、３５
はＡ／Ｄ回路等の周辺装置、３６はクロック生成回路３
４により生成されたＣＬＫをカウントし、そのカウント
値がリセットされずに設定値に到達すると、オーバーフ
ロー信号を出力する監視タイマー、３７は監視タイマー
３６からオーバーフロー信号が出力されると、割込信号
をＣＰＵ４２に出力する割込制御回路、３８はフラッシ
ュメモリ４５に書き込むデータを送信するパソコン、３
９はパソコン３８とマイクロコンピュータ間のデータを
送受信するインターフェス、４０はインタフェース３９
を接続する端子である。
【００２８】また、４１はＲＡＭ、４２はクロック生成
回路３４により生成されたＣＬＫを基準にしてプログラ
ムを実行する際、フラッシュメモリ４５に書き込まれた
データのベリファイを実施する場合には、ベリファイの
実施を示すコマンドを送信する一方、フラッシュメモリ
４５に書き込まれたデータがフラッシュ制御回路４３の
レジスタに格納されると、そのデータを期待値と比較す
るＣＰＵ、４３はＣＰＵ４２からベリファイの実施を示
すコマンドが送信されると、Ｈレベルのゲート制御信号
Ｇ（ＣＰＵ４２に対するＣＬＫの供給を停止する旨を示
すゲート制御信号Ｇ）を出力するとともに、ベリファイ
条件を確立してフラッシュメモリ４５からデータを読み
込む機能と、フラッシュメモリ４５からデータを読み込
むと、ベリファイ条件を解除して、Ｌレベルのゲート制
御信号Ｇ（ＣＰＵ４２に対するＣＬＫの供給を再開する
旨を示すゲート制御信号Ｇ）を出力する機能等を有する
フラッシュ制御回路（条件確立手段、データ読込手段、
条件解除手段）、４４はフラッシュ制御回路４３から出
力されるゲート制御信号ＧにしたがってＣＰＵ４２に対
するＣＬＫの供給を制御するＡＮＤゲート（条件確立手
段、条件解除手段）、４５はＣＰＵ４２が実行するプロ
グラムやパソコン３８から送信されたデータを記憶する
フラッシュメモリである。
回路３４により生成されたＣＬＫを基準にしてプログラ
ムを実行する際、フラッシュメモリ４５に書き込まれた
データのベリファイを実施する場合には、ベリファイの
実施を示すコマンドを送信する一方、フラッシュメモリ
４５に書き込まれたデータがフラッシュ制御回路４３の
レジスタに格納されると、そのデータを期待値と比較す
るＣＰＵ、４３はＣＰＵ４２からベリファイの実施を示
すコマンドが送信されると、Ｈレベルのゲート制御信号
Ｇ（ＣＰＵ４２に対するＣＬＫの供給を停止する旨を示
すゲート制御信号Ｇ）を出力するとともに、ベリファイ
条件を確立してフラッシュメモリ４５からデータを読み
込む機能と、フラッシュメモリ４５からデータを読み込
むと、ベリファイ条件を解除して、Ｌレベルのゲート制
御信号Ｇ（ＣＰＵ４２に対するＣＬＫの供給を再開する
旨を示すゲート制御信号Ｇ）を出力する機能等を有する
フラッシュ制御回路（条件確立手段、データ読込手段、
条件解除手段）、４４はフラッシュ制御回路４３から出
力されるゲート制御信号ＧにしたがってＣＰＵ４２に対
するＣＬＫの供給を制御するＡＮＤゲート（条件確立手
段、条件解除手段）、４５はＣＰＵ４２が実行するプロ
グラムやパソコン３８から送信されたデータを記憶する
フラッシュメモリである。
【００２９】また、図２はフラッシュ制御回路４３の詳
細を示す構成図であり、図において、５１はＣＰＵ４２
によって“１”のビット値が書き込まれると、マイクロ
コンピュータのモードをデータの書き替えモードに移行
する旨を示すモード指定信号Ｍを制御部５３に出力する
制御レジスタ、５２はＣＰＵ４２から送信されたコマン
ドを受信し、そのコマンドを制御部５３に出力するコマ
ンドレジスタ、５３はコマンドレジスタ５２からデータ
の書き込みを指示するコマンドが出力されると、ＣＰＵ
４２がパソコン３８から受信したデータをフラッシュメ
モリ４５に書き込む処理を実行し、また、ＣＰＵ４２か
らベリファイの実施を示すコマンドが出力されると、セ
ンスアンプやデコーダの電圧を通常時より高くしてベリ
ファイ条件を確立する制御部である。
細を示す構成図であり、図において、５１はＣＰＵ４２
によって“１”のビット値が書き込まれると、マイクロ
コンピュータのモードをデータの書き替えモードに移行
する旨を示すモード指定信号Ｍを制御部５３に出力する
制御レジスタ、５２はＣＰＵ４２から送信されたコマン
ドを受信し、そのコマンドを制御部５３に出力するコマ
ンドレジスタ、５３はコマンドレジスタ５２からデータ
の書き込みを指示するコマンドが出力されると、ＣＰＵ
４２がパソコン３８から受信したデータをフラッシュメ
モリ４５に書き込む処理を実行し、また、ＣＰＵ４２か
らベリファイの実施を示すコマンドが出力されると、セ
ンスアンプやデコーダの電圧を通常時より高くしてベリ
ファイ条件を確立する制御部である。
【００３０】また、５４は制御部５３からビジー信号
（制御部５３はデータの書き込み処理を実施している
間、ビジー信号を出力する）又はベリファイ信号（制御
部５３はベリファイ条件を確立する処理を開始後、ベリ
ファイ条件の確立を解除するまでベリファイ信号を出力
する）が出力されている間に限り、Ｈレベルのゲート制
御信号Ｇを出力するＯＲゲート、５５は制御部５３から
ベリファイ条件の確立を示すベリファイパルスが出力さ
れると（ベリファイ条件が確立すると、ベリファイパル
スの信号レベルがＨレベルからＬレベルに立ち下が
る）、フラッシュメモリ４５からデータの読み込みを指
示するベリファイリードパルスを出力するワンショット
パルス生成回路、５６はワンショットパルス生成回路５
５からベリファイリードパルスが出力されると、フラッ
シュメモリ４５からデータを読み込んで格納するベリフ
ァイリードラッチ（レジスタ）である。なお、図３はこ
の発明の実施の形態１によるマイクロコンピュータの動
作を説明するタイミングチャートであり、図４はこの発
明の実施の形態１によるマイクロコンピュータの動作を
説明するフローチャートである。
（制御部５３はデータの書き込み処理を実施している
間、ビジー信号を出力する）又はベリファイ信号（制御
部５３はベリファイ条件を確立する処理を開始後、ベリ
ファイ条件の確立を解除するまでベリファイ信号を出力
する）が出力されている間に限り、Ｈレベルのゲート制
御信号Ｇを出力するＯＲゲート、５５は制御部５３から
ベリファイ条件の確立を示すベリファイパルスが出力さ
れると（ベリファイ条件が確立すると、ベリファイパル
スの信号レベルがＨレベルからＬレベルに立ち下が
る）、フラッシュメモリ４５からデータの読み込みを指
示するベリファイリードパルスを出力するワンショット
パルス生成回路、５６はワンショットパルス生成回路５
５からベリファイリードパルスが出力されると、フラッ
シュメモリ４５からデータを読み込んで格納するベリフ
ァイリードラッチ（レジスタ）である。なお、図３はこ
の発明の実施の形態１によるマイクロコンピュータの動
作を説明するタイミングチャートであり、図４はこの発
明の実施の形態１によるマイクロコンピュータの動作を
説明するフローチャートである。
【００３１】次に動作について説明する。まず、ＣＰＵ
４２はクロック生成回路３４により生成されたＣＬＫを
基準にしてプログラムを実行するが、マイクロコンピュ
ータに異常が発生して、ＣＰＵ４２が暴走する場合に備
え、ＣＬＫのカウント値がリセットされずに設定値に到
達すると、オーバーフロー信号を出力する監視タイマー
３６が設けられ、万一、監視タイマー３６からオーバー
フロー信号が出力された場合には、割込制御回路３７が
ＣＰＵ４２に割込信号を出力するようにされている。
４２はクロック生成回路３４により生成されたＣＬＫを
基準にしてプログラムを実行するが、マイクロコンピュ
ータに異常が発生して、ＣＰＵ４２が暴走する場合に備
え、ＣＬＫのカウント値がリセットされずに設定値に到
達すると、オーバーフロー信号を出力する監視タイマー
３６が設けられ、万一、監視タイマー３６からオーバー
フロー信号が出力された場合には、割込制御回路３７が
ＣＰＵ４２に割込信号を出力するようにされている。
【００３２】そして、ＣＰＵ４２は、フラッシュメモリ
４５に記憶されているプログラムに従って動作するが、
フラッシュメモリ４５に対してデータを書き込む処理を
実施する場合、ＣＰＵ４２はフラッシュ制御回路４３の
制御レジスタ５１に“１”を書き込むことにより、制御
レジスタ５１からモード指定信号Ｍを制御部５３に出力
させ、制御部５３にマイクロコンピュータのモードがデ
ータの書き替えモードに移行されたことを認識させる
（ステップＳＴ１１）。
４５に記憶されているプログラムに従って動作するが、
フラッシュメモリ４５に対してデータを書き込む処理を
実施する場合、ＣＰＵ４２はフラッシュ制御回路４３の
制御レジスタ５１に“１”を書き込むことにより、制御
レジスタ５１からモード指定信号Ｍを制御部５３に出力
させ、制御部５３にマイクロコンピュータのモードがデ
ータの書き替えモードに移行されたことを認識させる
（ステップＳＴ１１）。
【００３３】これにより、フラッシュ制御回路４３の制
御部５３は、ＣＰＵ４２からコマンドの送信を受け付け
る待機状態になるので、ＣＰＵ４２は、データの書き込
みを指示するコマンド（例えば、４０Ｈのコード）をフ
ラッシュ制御回路４３のコマンドレジスタ５２に送信す
るとともに（ステップＳＴ１２）、パソコン３８から送
信されたデータを受信して、フラッシュ制御回路４３の
制御部５３に転送する。
御部５３は、ＣＰＵ４２からコマンドの送信を受け付け
る待機状態になるので、ＣＰＵ４２は、データの書き込
みを指示するコマンド（例えば、４０Ｈのコード）をフ
ラッシュ制御回路４３のコマンドレジスタ５２に送信す
るとともに（ステップＳＴ１２）、パソコン３８から送
信されたデータを受信して、フラッシュ制御回路４３の
制御部５３に転送する。
【００３４】そして、フラッシュ制御回路４３の制御部
５３は、コマンドレジスタ５２からコマンドを受信し
て、パソコン３８からデータが転送されると、データの
書き込みを示すフラッシュ制御信号Ｆをフラッシュメモ
リ４５に出力して、パソコン３８から送信されたデータ
を実際にフラッシュメモリ４５に書き込む処理を実行す
る（ステップＳＴ１３）。また、フラッシュ制御回路４
３の制御部５３は、実際にフラッシュメモリ４５にデー
タを書き込む処理を実行中は、ビジー信号をＯＲゲート
５４に送信するので、ＯＲゲート５４からＨレベルのゲ
ート制御信号Ｇが出力される。これにより、ＡＮＤゲー
ト４４は、クロック生成回路３４からＣＰＵ４２に供給
されるＣＬＫを阻止し、ＣＰＵ４２の動作を停止させる
（図３参照）。
５３は、コマンドレジスタ５２からコマンドを受信し
て、パソコン３８からデータが転送されると、データの
書き込みを示すフラッシュ制御信号Ｆをフラッシュメモ
リ４５に出力して、パソコン３８から送信されたデータ
を実際にフラッシュメモリ４５に書き込む処理を実行す
る（ステップＳＴ１３）。また、フラッシュ制御回路４
３の制御部５３は、実際にフラッシュメモリ４５にデー
タを書き込む処理を実行中は、ビジー信号をＯＲゲート
５４に送信するので、ＯＲゲート５４からＨレベルのゲ
ート制御信号Ｇが出力される。これにより、ＡＮＤゲー
ト４４は、クロック生成回路３４からＣＰＵ４２に供給
されるＣＬＫを阻止し、ＣＰＵ４２の動作を停止させる
（図３参照）。
【００３５】このようにして、フラッシュメモリ４５に
データが書き込まれるが、フラッシュ制御回路４３の制
御部５３は、データの書き込みを完了すると、ビジー信
号を停止するので、ＯＲゲート５４からＬレベルのゲー
ト制御信号ＧがＡＮＤゲート４４に出力され、ＣＰＵの
動作が再開される（図３参照）。これにより、ＣＰＵ４
２は、データが正しくフラッシュメモリ４５に書き込ま
れたか否かを判定するため、今度は、ベリファイの実施
を示すコマンド（例えば、Ｃ０Ｈのコード）をフラッシ
ュ制御回路４３のコマンドレジスタ５２に送信する（ス
テップＳＴ１４）。
データが書き込まれるが、フラッシュ制御回路４３の制
御部５３は、データの書き込みを完了すると、ビジー信
号を停止するので、ＯＲゲート５４からＬレベルのゲー
ト制御信号ＧがＡＮＤゲート４４に出力され、ＣＰＵの
動作が再開される（図３参照）。これにより、ＣＰＵ４
２は、データが正しくフラッシュメモリ４５に書き込ま
れたか否かを判定するため、今度は、ベリファイの実施
を示すコマンド（例えば、Ｃ０Ｈのコード）をフラッシ
ュ制御回路４３のコマンドレジスタ５２に送信する（ス
テップＳＴ１４）。
【００３６】そして、フラッシュ制御回路４３の制御部
５３は、コマンドレジスタ５２からベリファイの実施を
示すコマンドを受信すると、Ｈレベルのベリファイ信号
をＯＲゲート５４に送信するので、Ｈレベルのゲート制
御信号Ｇが出力される。これにより、ＡＮＤゲート４４
は、クロック生成回路３４からＣＰＵ４２に供給される
ＣＬＫを阻止し、ＣＰＵ４２の動作を停止させる（図３
参照）。そして、フラッシュ制御回路４３の制御部５３
は、センスアンプやデコーダの電圧を通常時より高くし
てベリファイ条件を確立する（図３参照）。ここで、ベ
リファイを実施するに際し、センスアンプやデコーダの
電圧を通常時より高くするのは、データが確実に書き込
まれたことを確認するため、通常時より厳しい条件下で
もデータを正しく読み込めるか否かを判定するためであ
る。
５３は、コマンドレジスタ５２からベリファイの実施を
示すコマンドを受信すると、Ｈレベルのベリファイ信号
をＯＲゲート５４に送信するので、Ｈレベルのゲート制
御信号Ｇが出力される。これにより、ＡＮＤゲート４４
は、クロック生成回路３４からＣＰＵ４２に供給される
ＣＬＫを阻止し、ＣＰＵ４２の動作を停止させる（図３
参照）。そして、フラッシュ制御回路４３の制御部５３
は、センスアンプやデコーダの電圧を通常時より高くし
てベリファイ条件を確立する（図３参照）。ここで、ベ
リファイを実施するに際し、センスアンプやデコーダの
電圧を通常時より高くするのは、データが確実に書き込
まれたことを確認するため、通常時より厳しい条件下で
もデータを正しく読み込めるか否かを判定するためであ
る。
【００３７】そして、フラッシュ制御回路４３の制御部
５３は、ベリファイ条件が確立すると、その旨を示すベ
リファイパルスをワンショットパルス生成回路５５に出
力するので（ベリファイ条件が確立すると、ベリファイ
パルスの信号レベルがＨレベルからＬレベルに立ち下が
る）、ワンショットパルス生成回路５５からデータの読
み込みを指示するベリファイリードパルスがベリファイ
リードラッチ５６に出力される。これにより、ベリファ
イリードラッチ５６が、フラッシュメモリ４５からデー
タを読み込む処理を実施する（ステップＳＴ１５）。
５３は、ベリファイ条件が確立すると、その旨を示すベ
リファイパルスをワンショットパルス生成回路５５に出
力するので（ベリファイ条件が確立すると、ベリファイ
パルスの信号レベルがＨレベルからＬレベルに立ち下が
る）、ワンショットパルス生成回路５５からデータの読
み込みを指示するベリファイリードパルスがベリファイ
リードラッチ５６に出力される。これにより、ベリファ
イリードラッチ５６が、フラッシュメモリ４５からデー
タを読み込む処理を実施する（ステップＳＴ１５）。
【００３８】そして、フラッシュ制御回路４３の制御部
５３は、ベリファイリードラッチ５６がデータの読み込
みを完了すると、ベリファイ条件を解除する処理を実施
する。そして、フラッシュ制御回路４３の制御部５３
は、ベリファイ条件を解除する処理を終了すると、Ｌレ
ベルのベリファイ信号をＯＲゲート５４に出力するの
で、ＯＲゲート５４からＬレベルのゲート制御信号Ｇが
出力され、ＡＮＤゲート４４は、ＣＬＫの阻止を解除し
て、ＣＰＵ４２に対するＣＬＫの供給を再開する。これ
により、ＣＰＵ４２の動作が再開することになる（図３
参照）。
５３は、ベリファイリードラッチ５６がデータの読み込
みを完了すると、ベリファイ条件を解除する処理を実施
する。そして、フラッシュ制御回路４３の制御部５３
は、ベリファイ条件を解除する処理を終了すると、Ｌレ
ベルのベリファイ信号をＯＲゲート５４に出力するの
で、ＯＲゲート５４からＬレベルのゲート制御信号Ｇが
出力され、ＡＮＤゲート４４は、ＣＬＫの阻止を解除し
て、ＣＰＵ４２に対するＣＬＫの供給を再開する。これ
により、ＣＰＵ４２の動作が再開することになる（図３
参照）。
【００３９】そして、動作を再開したＣＰＵ４２は、フ
ラッシュメモリ４５から読み込まれたデータをフラッシ
ュ制御回路４３のベリファイリードラッチ５６から読み
込み、そのデータが期待値（パソコン３８から送信され
たデータ）と一致するか否かを判定し、一致する場合に
は、データが正しく書き込まれたものと判断する。一
方、一致しない場合には、データが正しく書き込まれて
いないものと判断し、再度、データの書き込みを実施す
る（ステップＳＴ１６，ＳＴ１７）。
ラッシュメモリ４５から読み込まれたデータをフラッシ
ュ制御回路４３のベリファイリードラッチ５６から読み
込み、そのデータが期待値（パソコン３８から送信され
たデータ）と一致するか否かを判定し、一致する場合に
は、データが正しく書き込まれたものと判断する。一
方、一致しない場合には、データが正しく書き込まれて
いないものと判断し、再度、データの書き込みを実施す
る（ステップＳＴ１６，ＳＴ１７）。
【００４０】以上で明らかなように、この実施の形態１
によれば、ＣＰＵ４２からフラッシュメモリ４５に書き
込まれたデータのベリファイを実施する旨のコマンドが
送信されると、ＣＰＵ４２に対するＣＬＫの供給を停止
するとともに、ベリファイ条件を確立してフラッシュメ
モリ４５からデータを読み込む処理を実施し、また、デ
ータの読み込み処理を完了すると、ＣＰＵ４２に対する
ＣＬＫの供給を再開し、ＣＰＵ４２がそのデータを受信
するように構成したので、ベリファイ条件確立時にＣＰ
Ｕ４２がフラッシュメモリ４５からデータを読み込む必
要がなくなり、その結果、フラッシュメモリ４５にＣＰ
Ｕ４２のプログラムが格納されていても、フラッシュメ
モリ４５からプログラムをＲＡＭ４１に転送することな
く、ベリファイを実施することができる効果を奏する。
によれば、ＣＰＵ４２からフラッシュメモリ４５に書き
込まれたデータのベリファイを実施する旨のコマンドが
送信されると、ＣＰＵ４２に対するＣＬＫの供給を停止
するとともに、ベリファイ条件を確立してフラッシュメ
モリ４５からデータを読み込む処理を実施し、また、デ
ータの読み込み処理を完了すると、ＣＰＵ４２に対する
ＣＬＫの供給を再開し、ＣＰＵ４２がそのデータを受信
するように構成したので、ベリファイ条件確立時にＣＰ
Ｕ４２がフラッシュメモリ４５からデータを読み込む必
要がなくなり、その結果、フラッシュメモリ４５にＣＰ
Ｕ４２のプログラムが格納されていても、フラッシュメ
モリ４５からプログラムをＲＡＭ４１に転送することな
く、ベリファイを実施することができる効果を奏する。
【００４１】実施の形態２．上記実施の形態１では、フ
ラッシュメモリ４５に書き込まれたデータのベリファイ
を実施するものについて示したが、フラッシュメモリ４
５から消去されたデータのベリファイを実施するように
してもよく、上記実施の形態１と同様の効果を奏するこ
とができる。即ち、ＣＰＵ４２が、データの書き込みを
指示するコマンドをフラッシュ制御回路４３のコマンド
レジスタ５２に送信する代わりに、データの消去を指示
するコマンドをフラッシュ制御回路４３のコマンドレジ
スタ５２に送信することにより、データを消去する。そ
して、消去されたデータのベリファイは、上記実施の形
態１と同様にして、フラッシュメモリ４５のベリファイ
リードラッチ５６に格納されたデータを読み込み、その
データが“ＦＦＨ”であれば、正しくデータが消去され
たものと判断する。
ラッシュメモリ４５に書き込まれたデータのベリファイ
を実施するものについて示したが、フラッシュメモリ４
５から消去されたデータのベリファイを実施するように
してもよく、上記実施の形態１と同様の効果を奏するこ
とができる。即ち、ＣＰＵ４２が、データの書き込みを
指示するコマンドをフラッシュ制御回路４３のコマンド
レジスタ５２に送信する代わりに、データの消去を指示
するコマンドをフラッシュ制御回路４３のコマンドレジ
スタ５２に送信することにより、データを消去する。そ
して、消去されたデータのベリファイは、上記実施の形
態１と同様にして、フラッシュメモリ４５のベリファイ
リードラッチ５６に格納されたデータを読み込み、その
データが“ＦＦＨ”であれば、正しくデータが消去され
たものと判断する。
【００４２】実施の形態３．上記実施の形態１では、フ
ラッシュメモリ４５に書き込まれたデータのベリファイ
を実施するものについて示したが、オートイレーズの実
施によりフラッシュメモリ４５に書き込まれたデータの
ベリファイを実施する場合には、フラッシュメモリ４５
から読み込まれたデータがすべて一致するか否かを判定
し、すべて一致すれば、オートイレーズの実施により正
しくデータが書き込まれたものと判断するようにすれば
よい。これにより、上記実施の形態１と同様の効果を奏
することができる。
ラッシュメモリ４５に書き込まれたデータのベリファイ
を実施するものについて示したが、オートイレーズの実
施によりフラッシュメモリ４５に書き込まれたデータの
ベリファイを実施する場合には、フラッシュメモリ４５
から読み込まれたデータがすべて一致するか否かを判定
し、すべて一致すれば、オートイレーズの実施により正
しくデータが書き込まれたものと判断するようにすれば
よい。これにより、上記実施の形態１と同様の効果を奏
することができる。
【００４３】実施の形態４．上記実施の形態２では、フ
ラッシュメモリ４５から消去されたデータのベリファイ
を実施するものについて示したが、オートイレーズの実
施によりフラッシュメモリ４５から消去されたデータの
ベリファイを実施する場合には、フラッシュメモリ４５
から読み込まれたデータがすべて一致するか否かを判定
し、すべて一致すれば、オートイレーズの実施により正
しくデータが消去されたものと判断するようにすればよ
い。これにより、上記実施の形態２と同様の効果を奏す
ることができる。
ラッシュメモリ４５から消去されたデータのベリファイ
を実施するものについて示したが、オートイレーズの実
施によりフラッシュメモリ４５から消去されたデータの
ベリファイを実施する場合には、フラッシュメモリ４５
から読み込まれたデータがすべて一致するか否かを判定
し、すべて一致すれば、オートイレーズの実施により正
しくデータが消去されたものと判断するようにすればよ
い。これにより、上記実施の形態２と同様の効果を奏す
ることができる。
【００４４】実施の形態５．図５はこの発明の実施の形
態５によるマイクロコンピュータにおけるフラッシュ制
御回路４３の詳細を示す構成図であり、図において、図
２と同一符号は同一または相当部分を示すので説明を省
略する。５７は制御部５３からフラッシュ制御信号Ｆが
出力されると（フラッシュ制御信号Ｆはフラッシュメモ
リ４５にデータを書き込むとき出力される）、フラッシ
ュメモリ４５に書き込まれるデータの格納を指示するデ
ータリードパルスを出力するワンショットパルス生成回
路、５８はワンショットパルス生成回路５７からデータ
リードパルスが出力されると、フラッシュメモリ４５に
書き込まれるデータを格納するデータラッチ、５９はベ
リファイリードラッチ５６にベリファイ条件確立時のデ
ータが格納されると、そのデータとデータラッチ５８に
格納されたデータを比較し、その比較結果をバスを介し
てＣＰＵ４２に出力する比較器（比較手段）である。な
お、図６はこの発明の実施の形態５によるマイクロコン
ピュータの動作を説明するタイミングチャートであり、
図７はこの発明の実施の形態５によるマイクロコンピュ
ータの動作を説明するフローチャートである。
態５によるマイクロコンピュータにおけるフラッシュ制
御回路４３の詳細を示す構成図であり、図において、図
２と同一符号は同一または相当部分を示すので説明を省
略する。５７は制御部５３からフラッシュ制御信号Ｆが
出力されると（フラッシュ制御信号Ｆはフラッシュメモ
リ４５にデータを書き込むとき出力される）、フラッシ
ュメモリ４５に書き込まれるデータの格納を指示するデ
ータリードパルスを出力するワンショットパルス生成回
路、５８はワンショットパルス生成回路５７からデータ
リードパルスが出力されると、フラッシュメモリ４５に
書き込まれるデータを格納するデータラッチ、５９はベ
リファイリードラッチ５６にベリファイ条件確立時のデ
ータが格納されると、そのデータとデータラッチ５８に
格納されたデータを比較し、その比較結果をバスを介し
てＣＰＵ４２に出力する比較器（比較手段）である。な
お、図６はこの発明の実施の形態５によるマイクロコン
ピュータの動作を説明するタイミングチャートであり、
図７はこの発明の実施の形態５によるマイクロコンピュ
ータの動作を説明するフローチャートである。
【００４５】次に動作について説明する。まず、ＣＰＵ
４２は、フラッシュメモリ４５に対してデータを書き込
む処理を実施する場合、上記実施の形態１と同様に、フ
ラッシュ制御回路４３の制御レジスタ５１に“１”を書
き込むことにより、制御レジスタ５１からモード指定信
号Ｍを制御部５３に出力させ、制御部５３にマイクロコ
ンピュータのモードがデータの書き替えモードに移行さ
れたことを認識させる（ステップＳＴ２１）。
４２は、フラッシュメモリ４５に対してデータを書き込
む処理を実施する場合、上記実施の形態１と同様に、フ
ラッシュ制御回路４３の制御レジスタ５１に“１”を書
き込むことにより、制御レジスタ５１からモード指定信
号Ｍを制御部５３に出力させ、制御部５３にマイクロコ
ンピュータのモードがデータの書き替えモードに移行さ
れたことを認識させる（ステップＳＴ２１）。
【００４６】これにより、フラッシュ制御回路４３の制
御部５３は、ＣＰＵ４２からコマンドの送信を受け付け
る待機状態になるので、ＣＰＵ４２は、データの書き込
みを指示するコマンド（例えば、４０Ｈのコード）をフ
ラッシュ制御回路４３のコマンドレジスタ５２に送信す
るとともに（ステップＳＴ２２）、パソコン３８から送
信されたデータを受信して、フラッシュ制御回路４３の
制御部５３に転送する。
御部５３は、ＣＰＵ４２からコマンドの送信を受け付け
る待機状態になるので、ＣＰＵ４２は、データの書き込
みを指示するコマンド（例えば、４０Ｈのコード）をフ
ラッシュ制御回路４３のコマンドレジスタ５２に送信す
るとともに（ステップＳＴ２２）、パソコン３８から送
信されたデータを受信して、フラッシュ制御回路４３の
制御部５３に転送する。
【００４７】そして、フラッシュ制御回路４３の制御部
５３は、コマンドレジスタ５２からコマンドを受信し
て、パソコン３８からデータが転送されると、データの
書き込みを示すフラッシュ制御信号Ｆをフラッシュメモ
リ４５に出力して、パソコン３８から送信されたデータ
を実際にフラッシュメモリ４５に書き込む処理を実行す
るとともに（ステップＳＴ２３）、後段のベリファイの
実施に備え、フラッシュメモリ４５に書き込むデータを
データラッチ５８に格納させるため、ワンショットパル
ス生成回路５７にもフラッシュ制御信号Ｆを出力する。
これにより、データラッチ５８はワンショットパルス生
成回路５７からデータリードパルスが出力されると、フ
ラッシュメモリ４５に書き込むデータを格納する処理を
実行する。
５３は、コマンドレジスタ５２からコマンドを受信し
て、パソコン３８からデータが転送されると、データの
書き込みを示すフラッシュ制御信号Ｆをフラッシュメモ
リ４５に出力して、パソコン３８から送信されたデータ
を実際にフラッシュメモリ４５に書き込む処理を実行す
るとともに（ステップＳＴ２３）、後段のベリファイの
実施に備え、フラッシュメモリ４５に書き込むデータを
データラッチ５８に格納させるため、ワンショットパル
ス生成回路５７にもフラッシュ制御信号Ｆを出力する。
これにより、データラッチ５８はワンショットパルス生
成回路５７からデータリードパルスが出力されると、フ
ラッシュメモリ４５に書き込むデータを格納する処理を
実行する。
【００４８】また、フラッシュ制御回路４３の制御部５
３は、実際にフラッシュメモリ４５にデータを書き込む
処理を実行中は、ビジー信号をＯＲゲート５４に送信す
るので、ＯＲゲート５４からＨレベルのゲート制御信号
Ｇが出力される。これにより、ＡＮＤゲート４４は、ク
ロック生成回路３４からＣＰＵ４２に供給されるＣＬＫ
を阻止し、ＣＰＵ４２の動作を停止させる（図６参
照）。
３は、実際にフラッシュメモリ４５にデータを書き込む
処理を実行中は、ビジー信号をＯＲゲート５４に送信す
るので、ＯＲゲート５４からＨレベルのゲート制御信号
Ｇが出力される。これにより、ＡＮＤゲート４４は、ク
ロック生成回路３４からＣＰＵ４２に供給されるＣＬＫ
を阻止し、ＣＰＵ４２の動作を停止させる（図６参
照）。
【００４９】このようにして、フラッシュメモリ４５に
データが書き込まれるが、フラッシュ制御回路４３の制
御部５３は、データの書き込みを完了すると、ビジー信
号を停止するので、ＯＲゲート５４からＬレベルのゲー
ト制御信号ＧがＡＮＤゲート４４に出力され、ＣＰＵの
動作が再開される（図６参照）。これにより、ＣＰＵ４
２は、データが正しくフラッシュメモリ４５に書き込ま
れたか否かを判定するため、今度は、ベリファイの実施
を示すコマンド（例えば、Ｃ０Ｈのコード）をフラッシ
ュ制御回路４３のコマンドレジスタ５２に送信する（ス
テップＳＴ２４）。
データが書き込まれるが、フラッシュ制御回路４３の制
御部５３は、データの書き込みを完了すると、ビジー信
号を停止するので、ＯＲゲート５４からＬレベルのゲー
ト制御信号ＧがＡＮＤゲート４４に出力され、ＣＰＵの
動作が再開される（図６参照）。これにより、ＣＰＵ４
２は、データが正しくフラッシュメモリ４５に書き込ま
れたか否かを判定するため、今度は、ベリファイの実施
を示すコマンド（例えば、Ｃ０Ｈのコード）をフラッシ
ュ制御回路４３のコマンドレジスタ５２に送信する（ス
テップＳＴ２４）。
【００５０】そして、フラッシュ制御回路４３の制御部
５３は、コマンドレジスタ５２からベリファイの実施を
示すコマンドを受信すると、Ｈレベルのベリファイ信号
をＯＲゲート５４に送信するので、Ｈレベルのゲート制
御信号Ｇが出力される。これにより、ＡＮＤゲート４４
は、クロック生成回路３４からＣＰＵ４２に供給される
ＣＬＫを阻止し、ＣＰＵ４２の動作を停止させる（図６
参照）。そして、フラッシュ制御回路４３の制御部５３
は、センスアンプやデコーダの電圧を通常時より高くし
てベリファイ条件を確立する（図６参照）。ここで、ベ
リファイを実施するに際し、センスアンプやデコーダの
電圧を通常時より高くするのは、データが確実に書き込
まれたことを確認するため、通常時より厳しい条件下で
もデータを正しく読み込めるか否かを判定するためであ
る。
５３は、コマンドレジスタ５２からベリファイの実施を
示すコマンドを受信すると、Ｈレベルのベリファイ信号
をＯＲゲート５４に送信するので、Ｈレベルのゲート制
御信号Ｇが出力される。これにより、ＡＮＤゲート４４
は、クロック生成回路３４からＣＰＵ４２に供給される
ＣＬＫを阻止し、ＣＰＵ４２の動作を停止させる（図６
参照）。そして、フラッシュ制御回路４３の制御部５３
は、センスアンプやデコーダの電圧を通常時より高くし
てベリファイ条件を確立する（図６参照）。ここで、ベ
リファイを実施するに際し、センスアンプやデコーダの
電圧を通常時より高くするのは、データが確実に書き込
まれたことを確認するため、通常時より厳しい条件下で
もデータを正しく読み込めるか否かを判定するためであ
る。
【００５１】そして、フラッシュ制御回路４３の制御部
５３は、ベリファイ条件が確立すると、その旨を示すベ
リファイパルスをワンショットパルス生成回路５５に出
力するので（ベリファイ条件が確立すると、ベリファイ
パルスの信号レベルがＨレベルからＬレベルに立ち下が
る）、ワンショットパルス生成回路５５からデータの読
み込みを指示するベリファイリードパルスがベリファイ
リードラッチに出力される。これにより、ベリファイリ
ードラッチ５６が、フラッシュメモリ４５からデータを
読み込む処理を実施する（ステップＳＴ２５）。
５３は、ベリファイ条件が確立すると、その旨を示すベ
リファイパルスをワンショットパルス生成回路５５に出
力するので（ベリファイ条件が確立すると、ベリファイ
パルスの信号レベルがＨレベルからＬレベルに立ち下が
る）、ワンショットパルス生成回路５５からデータの読
み込みを指示するベリファイリードパルスがベリファイ
リードラッチに出力される。これにより、ベリファイリ
ードラッチ５６が、フラッシュメモリ４５からデータを
読み込む処理を実施する（ステップＳＴ２５）。
【００５２】そして、ベリファイリードラッチ５６にフ
ラッシュメモリ４５から読み込まれたデータが格納され
ると、比較器５９が、そのデータとデータラッチ５８に
格納されたデータ（データ書き込み時に格納したデー
タ）を比較し、その比較結果をバスに出力する。そし
て、フラッシュ制御回路４３の制御部５３は、比較器５
９の比較処理が終了すると、ベリファイ条件を解除する
処理を実施する。そして、フラッシュ制御回路４３の制
御部５３は、ベリファイ条件を解除する処理を終了する
と、Ｌレベルのベリファイ信号をＯＲゲート５４に出力
するので、ＯＲゲート５４からＬレベルのゲート制御信
号Ｇが出力され、ＡＮＤゲート４４は、ＣＬＫの阻止を
解除して、ＣＰＵ４２に対するＣＬＫの供給を再開す
る。これにより、ＣＰＵ４２の動作が再開することにな
る（図６参照）。
ラッシュメモリ４５から読み込まれたデータが格納され
ると、比較器５９が、そのデータとデータラッチ５８に
格納されたデータ（データ書き込み時に格納したデー
タ）を比較し、その比較結果をバスに出力する。そし
て、フラッシュ制御回路４３の制御部５３は、比較器５
９の比較処理が終了すると、ベリファイ条件を解除する
処理を実施する。そして、フラッシュ制御回路４３の制
御部５３は、ベリファイ条件を解除する処理を終了する
と、Ｌレベルのベリファイ信号をＯＲゲート５４に出力
するので、ＯＲゲート５４からＬレベルのゲート制御信
号Ｇが出力され、ＡＮＤゲート４４は、ＣＬＫの阻止を
解除して、ＣＰＵ４２に対するＣＬＫの供給を再開す
る。これにより、ＣＰＵ４２の動作が再開することにな
る（図６参照）。
【００５３】そして、動作を再開したＣＰＵ４２は、比
較器５９から出力された比較結果をバスから読み込み、
データが正しく書き込まれたか否かを判断する（ステッ
プＳＴ２６，ＳＴ２７）。
較器５９から出力された比較結果をバスから読み込み、
データが正しく書き込まれたか否かを判断する（ステッ
プＳＴ２６，ＳＴ２７）。
【００５４】以上で明らかなように、この実施の形態５
によれば、ＣＰＵ４２からフラッシュメモリ４５に書き
込まれたデータのベリファイを実施する旨のコマンドが
送信されると、ＣＰＵ４２に対するＣＬＫの供給を停止
するとともに、ベリファイ条件を確立してフラッシュメ
モリ４５からデータを読み込んで期待値と比較し、ま
た、そのデータと期待値の比較処理が終了すると、ＣＰ
Ｕ４２に対するＣＬＫの供給を再開するように構成した
ので、ベリファイ条件確立時にＣＰＵ４２がフラッシュ
メモリ４５からデータを読み込む必要がなくなり、その
結果、フラッシュメモリ４５にＣＰＵ４２のプログラム
が格納されていても、フラッシュメモリ４５からプログ
ラムをＲＡＭ４１に転送することなく、ベリファイを実
施することができる効果を奏する。
によれば、ＣＰＵ４２からフラッシュメモリ４５に書き
込まれたデータのベリファイを実施する旨のコマンドが
送信されると、ＣＰＵ４２に対するＣＬＫの供給を停止
するとともに、ベリファイ条件を確立してフラッシュメ
モリ４５からデータを読み込んで期待値と比較し、ま
た、そのデータと期待値の比較処理が終了すると、ＣＰ
Ｕ４２に対するＣＬＫの供給を再開するように構成した
ので、ベリファイ条件確立時にＣＰＵ４２がフラッシュ
メモリ４５からデータを読み込む必要がなくなり、その
結果、フラッシュメモリ４５にＣＰＵ４２のプログラム
が格納されていても、フラッシュメモリ４５からプログ
ラムをＲＡＭ４１に転送することなく、ベリファイを実
施することができる効果を奏する。
【００５５】実施の形態６．上記実施の形態５では、フ
ラッシュメモリ４５に書き込まれたデータのベリファイ
を実施するものについて示したが、フラッシュメモリ４
５から消去されたデータのベリファイを実施するように
してもよく、上記実施の形態５と同様の効果を奏するこ
とができる。即ち、ＣＰＵ４２が、データの書き込みを
指示するコマンドをフラッシュ制御回路４３のコマンド
レジスタ５２に送信する代わりに、データの消去を指示
するコマンドをフラッシュ制御回路４３のコマンドレジ
スタ５２に送信することにより、データを消去する。そ
して、消去されたデータのベリファイは、上記実施の形
態５と同様にして、フラッシュメモリ４５のベリファイ
リードラッチ５６に格納されたデータと、予めデータラ
ッチ５８に格納されたデータ（“ＦＦＨ”のデータ）を
比較すれば、正しくデータが消去されたか否かを判断す
ることができる。
ラッシュメモリ４５に書き込まれたデータのベリファイ
を実施するものについて示したが、フラッシュメモリ４
５から消去されたデータのベリファイを実施するように
してもよく、上記実施の形態５と同様の効果を奏するこ
とができる。即ち、ＣＰＵ４２が、データの書き込みを
指示するコマンドをフラッシュ制御回路４３のコマンド
レジスタ５２に送信する代わりに、データの消去を指示
するコマンドをフラッシュ制御回路４３のコマンドレジ
スタ５２に送信することにより、データを消去する。そ
して、消去されたデータのベリファイは、上記実施の形
態５と同様にして、フラッシュメモリ４５のベリファイ
リードラッチ５６に格納されたデータと、予めデータラ
ッチ５８に格納されたデータ（“ＦＦＨ”のデータ）を
比較すれば、正しくデータが消去されたか否かを判断す
ることができる。
【００５６】実施の形態７．上記実施の形態５では、フ
ラッシュメモリ４５に書き込まれたデータのベリファイ
を実施するものについて示したが、オートイレーズの実
施によりフラッシュメモリ４５に書き込まれたデータの
ベリファイを実施する場合には、上記実施の形態５と同
様にしてフラッシュメモリ４５から読み込まれたデータ
が、すべて一致するか否かを判定し、すべて一致すれ
ば、オートイレーズの実施により正しくデータが書き込
まれたものと判断するようにすればよい。これにより、
上記実施の形態５と同様の効果を奏することができる。
ラッシュメモリ４５に書き込まれたデータのベリファイ
を実施するものについて示したが、オートイレーズの実
施によりフラッシュメモリ４５に書き込まれたデータの
ベリファイを実施する場合には、上記実施の形態５と同
様にしてフラッシュメモリ４５から読み込まれたデータ
が、すべて一致するか否かを判定し、すべて一致すれ
ば、オートイレーズの実施により正しくデータが書き込
まれたものと判断するようにすればよい。これにより、
上記実施の形態５と同様の効果を奏することができる。
【００５７】実施の形態８．上記実施の形態６では、フ
ラッシュメモリ４５から消去されたデータのベリファイ
を実施するものについて示したが、オートイレーズの実
施によりフラッシュメモリ４５から消去されたデータの
ベリファイを実施する場合には、上記実施の形態６と同
様にしてフラッシュメモリ４５から読み込まれたデータ
が、すべて一致するか否かを判定し、すべて一致すれ
ば、オートイレーズの実施により正しくデータが消去さ
れたものと判断するようにすればよい。これにより、上
記実施の形態６と同様の効果を奏することができる。
ラッシュメモリ４５から消去されたデータのベリファイ
を実施するものについて示したが、オートイレーズの実
施によりフラッシュメモリ４５から消去されたデータの
ベリファイを実施する場合には、上記実施の形態６と同
様にしてフラッシュメモリ４５から読み込まれたデータ
が、すべて一致するか否かを判定し、すべて一致すれ
ば、オートイレーズの実施により正しくデータが消去さ
れたものと判断するようにすればよい。これにより、上
記実施の形態６と同様の効果を奏することができる。
【００５８】実施の形態９．図８はこの発明の実施の形
態９によるマイクロコンピュータを示す構成図であり、
図において、図１と同一符号は同一または相当部分を示
すので説明を省略する。６０はＣＰＵ４２に供給するＣ
ＬＫを生成するとともに、フラッシュ制御回路４３から
ベリファイパルスが出力されると、ＣＬＫのパルスレー
トを変更して、ＦＣＬＫを出力するクロック生成回路
（クロック生成手段、クロック管理手段）、６１はフラ
ッシュ制御回路４３からベリファイパルスが出力される
と、監視タイマー３５の接続先を割込制御回路３７から
ＯＲゲート６２に切り替えるスイッチ（クロック管理手
段）、６２は監視タイマー３６からＨレベルの信号が出
力され、または、フラッシュ制御回路４３からＨレベル
の信号が出力されると、Ｈレベルのゲート制御信号Ｇ
（ＣＰＵ４２に対するＣＬＫの供給を停止する旨を示す
ゲート制御信号Ｇ）をＡＮＤゲート４４に出力するＯＲ
ゲートである。
態９によるマイクロコンピュータを示す構成図であり、
図において、図１と同一符号は同一または相当部分を示
すので説明を省略する。６０はＣＰＵ４２に供給するＣ
ＬＫを生成するとともに、フラッシュ制御回路４３から
ベリファイパルスが出力されると、ＣＬＫのパルスレー
トを変更して、ＦＣＬＫを出力するクロック生成回路
（クロック生成手段、クロック管理手段）、６１はフラ
ッシュ制御回路４３からベリファイパルスが出力される
と、監視タイマー３５の接続先を割込制御回路３７から
ＯＲゲート６２に切り替えるスイッチ（クロック管理手
段）、６２は監視タイマー３６からＨレベルの信号が出
力され、または、フラッシュ制御回路４３からＨレベル
の信号が出力されると、Ｈレベルのゲート制御信号Ｇ
（ＣＰＵ４２に対するＣＬＫの供給を停止する旨を示す
ゲート制御信号Ｇ）をＡＮＤゲート４４に出力するＯＲ
ゲートである。
【００５９】次に動作について説明する。上記実施の形
態１から実施の形態８では、特に言及していないが、ベ
リファイ実施期間のカウントは、通常、図示せぬ内蔵の
タイマー等を用いてフラッシュ制御回路４３がベリファ
イ実施期間をカウントするが、図８に示すように、監視
タイマー３６を用いてベリファイ実施期間をカウントす
るようにしてもよい。
態１から実施の形態８では、特に言及していないが、ベ
リファイ実施期間のカウントは、通常、図示せぬ内蔵の
タイマー等を用いてフラッシュ制御回路４３がベリファ
イ実施期間をカウントするが、図８に示すように、監視
タイマー３６を用いてベリファイ実施期間をカウントす
るようにしてもよい。
【００６０】即ち、フラッシュ制御回路４３からベリフ
ァイ条件を確立する処理の開始を示すベリファイパルス
が出力されると（フラッシュ制御回路４３は、ベリファ
イ条件を確立する処理を開始するとき、ベリファイパル
スの信号レベルをＬレベルからＨレベルに立ち上げ
る）、クロック生成回路６０が、ＣＬＫのパルスレート
を変更し、ベリファイ実施期間のカウントに適したＦＣ
ＬＫを出力する。また、フラッシュ制御回路４３からベ
リファイ条件を確立する処理の開始を示すベリファイパ
ルスが出力されると、スイッチ６１が、監視タイマー３
５の接続先を割込制御回路３７からＯＲゲート６２に切
り替える。
ァイ条件を確立する処理の開始を示すベリファイパルス
が出力されると（フラッシュ制御回路４３は、ベリファ
イ条件を確立する処理を開始するとき、ベリファイパル
スの信号レベルをＬレベルからＨレベルに立ち上げ
る）、クロック生成回路６０が、ＣＬＫのパルスレート
を変更し、ベリファイ実施期間のカウントに適したＦＣ
ＬＫを出力する。また、フラッシュ制御回路４３からベ
リファイ条件を確立する処理の開始を示すベリファイパ
ルスが出力されると、スイッチ６１が、監視タイマー３
５の接続先を割込制御回路３７からＯＲゲート６２に切
り替える。
【００６１】これにより、ベリファイ実施期間は、監視
タイマー３６からＨレベルの信号が出力されるので（ベ
リファイ実施期間が経過すると、カウント値が設定値に
到達するので、出力信号（オーバーフロー信号）の信号
レベルがＨレベルからＬレベルに遷移する）、ＯＲゲー
ト６２からＨレベルのゲート制御信号Ｇが出力され、Ａ
ＮＤゲート４４は、クロック生成回路３４からＣＰＵ４
２に供給されるＣＬＫを阻止し、ＣＰＵ４２の動作を停
止させる（図１０参照）。
タイマー３６からＨレベルの信号が出力されるので（ベ
リファイ実施期間が経過すると、カウント値が設定値に
到達するので、出力信号（オーバーフロー信号）の信号
レベルがＨレベルからＬレベルに遷移する）、ＯＲゲー
ト６２からＨレベルのゲート制御信号Ｇが出力され、Ａ
ＮＤゲート４４は、クロック生成回路３４からＣＰＵ４
２に供給されるＣＬＫを阻止し、ＣＰＵ４２の動作を停
止させる（図１０参照）。
【００６２】一方、ベリファイ実施期間を終了すると、
監視タイマー３６からＬレベルの信号が出力されるの
で、ＯＲゲート６２からＬレベルのゲート制御信号Ｇが
出力され、ＡＮＤゲート４４は、ＣＬＫの阻止を解除し
て、ＣＰＵ４２に対するＣＬＫの供給を再開する。これ
により、ＣＰＵ４２の動作が再開することになる（図１
０参照）。
監視タイマー３６からＬレベルの信号が出力されるの
で、ＯＲゲート６２からＬレベルのゲート制御信号Ｇが
出力され、ＡＮＤゲート４４は、ＣＬＫの阻止を解除し
て、ＣＰＵ４２に対するＣＬＫの供給を再開する。これ
により、ＣＰＵ４２の動作が再開することになる（図１
０参照）。
【００６３】なお、フラッシュメモリ４５に対するデー
タの書込時及び消去時は、フラッシュ制御回路４３から
ビジー信号（Ｈレベルの信号）がＯＲゲート６２に出力
されるので、この場合も、ＯＲゲート６２からＨレベル
のゲート制御信号Ｇが出力され、ＡＮＤゲート４４は、
クロック生成回路３４からＣＰＵ４２に供給されるＣＬ
Ｋを阻止し、ＣＰＵ４２の動作を停止させる。
タの書込時及び消去時は、フラッシュ制御回路４３から
ビジー信号（Ｈレベルの信号）がＯＲゲート６２に出力
されるので、この場合も、ＯＲゲート６２からＨレベル
のゲート制御信号Ｇが出力され、ＡＮＤゲート４４は、
クロック生成回路３４からＣＰＵ４２に供給されるＣＬ
Ｋを阻止し、ＣＰＵ４２の動作を停止させる。
【００６４】以上で明らかなように、この実施の形態９
によれば、監視タイマー３６を用いてベリファイ実施期
間をカウントするようにしたので、ベリファイ実施期間
をカウントするためのタイマー等をフラッシュ制御回路
４３に内蔵する必要がなくなり、その分だけ、マイクロ
コンピュータを小型化することができる効果を奏する。
によれば、監視タイマー３６を用いてベリファイ実施期
間をカウントするようにしたので、ベリファイ実施期間
をカウントするためのタイマー等をフラッシュ制御回路
４３に内蔵する必要がなくなり、その分だけ、マイクロ
コンピュータを小型化することができる効果を奏する。
【００６５】実施の形態１０．上記実施の形態９では、
クロック生成回路６０が出力するＣＬＫのパルスレート
を変更するものについて示したが、監視タイマー３６の
設定値を変更するようにしてもよく、上記実施の形態９
と同様の効果を奏することができる。
クロック生成回路６０が出力するＣＬＫのパルスレート
を変更するものについて示したが、監視タイマー３６の
設定値を変更するようにしてもよく、上記実施の形態９
と同様の効果を奏することができる。
【００６６】
【発明の効果】以上のように、この発明によれば、フラ
ッシュメモリに書き込まれたデータのベリファイを実施
する旨のコマンドが送信されると、ＣＰＵに対するクロ
ック信号の供給を停止して、ベリファイ条件を確立する
条件確立手段と、その条件確立手段によりベリファイ条
件が確立されると、フラッシュメモリからデータを読み
込み、そのデータをレジスタに格納するデータ読込手段
と、そのデータ読込手段がレジスタにデータを格納する
と、ベリファイ条件を解除して、ＣＰＵに対するクロッ
ク信号の供給を再開する条件解除手段とを設けるように
構成したので、ベリファイ条件確立時にＣＰＵがフラッ
シュメモリからデータを読み込む必要がなくなり、その
結果、フラッシュメモリにＣＰＵのプログラムが格納さ
れていても、フラッシュメモリからプログラムをＲＡＭ
に転送することなく、ベリファイを実施することができ
る効果がある。
ッシュメモリに書き込まれたデータのベリファイを実施
する旨のコマンドが送信されると、ＣＰＵに対するクロ
ック信号の供給を停止して、ベリファイ条件を確立する
条件確立手段と、その条件確立手段によりベリファイ条
件が確立されると、フラッシュメモリからデータを読み
込み、そのデータをレジスタに格納するデータ読込手段
と、そのデータ読込手段がレジスタにデータを格納する
と、ベリファイ条件を解除して、ＣＰＵに対するクロッ
ク信号の供給を再開する条件解除手段とを設けるように
構成したので、ベリファイ条件確立時にＣＰＵがフラッ
シュメモリからデータを読み込む必要がなくなり、その
結果、フラッシュメモリにＣＰＵのプログラムが格納さ
れていても、フラッシュメモリからプログラムをＲＡＭ
に転送することなく、ベリファイを実施することができ
る効果がある。
【００６７】この発明によれば、フラッシュメモリから
消去されたデータのベリファイを実施する旨のコマンド
が送信されると、ＣＰＵに対するクロック信号の供給を
停止して、ベリファイ条件を確立する条件確立手段と、
その条件確立手段によりベリファイ条件が確立される
と、フラッシュメモリからデータを読み込み、そのデー
タをレジスタに格納するデータ読込手段と、そのデータ
読込手段がレジスタにデータを格納すると、ベリファイ
条件を解除して、ＣＰＵに対するクロック信号の供給を
再開する条件解除手段とを設けるように構成したので、
ベリファイ条件確立時にＣＰＵがフラッシュメモリから
データを読み込む必要がなくなり、その結果、フラッシ
ュメモリにＣＰＵのプログラムが格納されていても、フ
ラッシュメモリからプログラムをＲＡＭに転送すること
なく、ベリファイを実施することができる効果がある。
消去されたデータのベリファイを実施する旨のコマンド
が送信されると、ＣＰＵに対するクロック信号の供給を
停止して、ベリファイ条件を確立する条件確立手段と、
その条件確立手段によりベリファイ条件が確立される
と、フラッシュメモリからデータを読み込み、そのデー
タをレジスタに格納するデータ読込手段と、そのデータ
読込手段がレジスタにデータを格納すると、ベリファイ
条件を解除して、ＣＰＵに対するクロック信号の供給を
再開する条件解除手段とを設けるように構成したので、
ベリファイ条件確立時にＣＰＵがフラッシュメモリから
データを読み込む必要がなくなり、その結果、フラッシ
ュメモリにＣＰＵのプログラムが格納されていても、フ
ラッシュメモリからプログラムをＲＡＭに転送すること
なく、ベリファイを実施することができる効果がある。
【００６８】この発明によれば、フラッシュメモリに書
き込まれたデータのベリファイを実施する旨のコマンド
が送信されると、ＣＰＵに対するクロック信号の供給を
停止して、ベリファイ条件を確立する条件確立手段と、
その条件確立手段によりベリファイ条件が確立される
と、フラッシュメモリからデータを読み込むとともに、
そのデータを期待値と比較する比較手段と、その比較手
段から比較結果が出力されると、ベリファイ条件を解除
して、ＣＰＵに対するクロック信号の供給を再開する条
件解除手段とを設けるように構成したので、ベリファイ
条件確立時にＣＰＵがフラッシュメモリからデータを読
み込む必要がなくなり、その結果、フラッシュメモリに
ＣＰＵのプログラムが格納されていても、フラッシュメ
モリからプログラムをＲＡＭに転送することなく、ベリ
ファイを実施することができる効果がある。
き込まれたデータのベリファイを実施する旨のコマンド
が送信されると、ＣＰＵに対するクロック信号の供給を
停止して、ベリファイ条件を確立する条件確立手段と、
その条件確立手段によりベリファイ条件が確立される
と、フラッシュメモリからデータを読み込むとともに、
そのデータを期待値と比較する比較手段と、その比較手
段から比較結果が出力されると、ベリファイ条件を解除
して、ＣＰＵに対するクロック信号の供給を再開する条
件解除手段とを設けるように構成したので、ベリファイ
条件確立時にＣＰＵがフラッシュメモリからデータを読
み込む必要がなくなり、その結果、フラッシュメモリに
ＣＰＵのプログラムが格納されていても、フラッシュメ
モリからプログラムをＲＡＭに転送することなく、ベリ
ファイを実施することができる効果がある。
【００６９】この発明によれば、フラッシュメモリから
消去されたデータのベリファイを実施する旨のコマンド
が送信されると、ＣＰＵに対するクロック信号の供給を
停止して、ベリファイ条件を確立する条件確立手段と、
その条件確立手段によりベリファイ条件が確立される
と、フラッシュメモリからデータを読み込むとともに、
そのデータを期待値と比較する比較手段と、その比較手
段から比較結果が出力されると、ベリファイ条件を解除
して、ＣＰＵに対するクロック信号の供給を再開する条
件解除手段とを設けるように構成したので、ベリファイ
条件確立時にＣＰＵがフラッシュメモリからデータを読
み込む必要がなくなり、その結果、フラッシュメモリに
ＣＰＵのプログラムが格納されていても、フラッシュメ
モリからプログラムをＲＡＭに転送することなく、ベリ
ファイを実施することができる効果がある。
消去されたデータのベリファイを実施する旨のコマンド
が送信されると、ＣＰＵに対するクロック信号の供給を
停止して、ベリファイ条件を確立する条件確立手段と、
その条件確立手段によりベリファイ条件が確立される
と、フラッシュメモリからデータを読み込むとともに、
そのデータを期待値と比較する比較手段と、その比較手
段から比較結果が出力されると、ベリファイ条件を解除
して、ＣＰＵに対するクロック信号の供給を再開する条
件解除手段とを設けるように構成したので、ベリファイ
条件確立時にＣＰＵがフラッシュメモリからデータを読
み込む必要がなくなり、その結果、フラッシュメモリに
ＣＰＵのプログラムが格納されていても、フラッシュメ
モリからプログラムをＲＡＭに転送することなく、ベリ
ファイを実施することができる効果がある。
【００７０】この発明によれば、オートイレーズの実施
によりフラッシュメモリに書き込まれたデータのベリフ
ァイを実施する場合には、ＣＰＵが、フラッシュメモリ
から読み込まれたデータがすべて一致するか否かを判定
するように構成したので、オートイレーズを実施する場
合でも、フラッシュメモリからプログラムをＲＡＭに転
送することなく、ベリファイを実施することができる効
果がある。
によりフラッシュメモリに書き込まれたデータのベリフ
ァイを実施する場合には、ＣＰＵが、フラッシュメモリ
から読み込まれたデータがすべて一致するか否かを判定
するように構成したので、オートイレーズを実施する場
合でも、フラッシュメモリからプログラムをＲＡＭに転
送することなく、ベリファイを実施することができる効
果がある。
【００７１】この発明によれば、オートイレーズの実施
によりフラッシュメモリから消去されたデータのベリフ
ァイを実施する場合には、ＣＰＵが、フラッシュメモリ
から読み込まれたデータがすべて一致するか否かを判定
するように構成したので、オートイレーズを実施する場
合でも、フラッシュメモリからプログラムをＲＡＭに転
送することなく、ベリファイを実施することができる効
果がある。
によりフラッシュメモリから消去されたデータのベリフ
ァイを実施する場合には、ＣＰＵが、フラッシュメモリ
から読み込まれたデータがすべて一致するか否かを判定
するように構成したので、オートイレーズを実施する場
合でも、フラッシュメモリからプログラムをＲＡＭに転
送することなく、ベリファイを実施することができる効
果がある。
【００７２】この発明によれば、オートイレーズの実施
によりフラッシュメモリに書き込まれたデータのベリフ
ァイを実施する場合には、比較手段が、フラッシュメモ
リから読み込まれたデータがすべて一致するか否かを判
定するように構成したので、オートイレーズを実施する
場合でも、フラッシュメモリからプログラムをＲＡＭに
転送することなく、ベリファイを実施することができる
効果がある。
によりフラッシュメモリに書き込まれたデータのベリフ
ァイを実施する場合には、比較手段が、フラッシュメモ
リから読み込まれたデータがすべて一致するか否かを判
定するように構成したので、オートイレーズを実施する
場合でも、フラッシュメモリからプログラムをＲＡＭに
転送することなく、ベリファイを実施することができる
効果がある。
【００７３】この発明によれば、オートイレーズの実施
によりフラッシュメモリから消去されたデータのベリフ
ァイを実施する場合には、比較手段が、フラッシュメモ
リから読み込まれたデータがすべて一致するか否かを判
定するように構成したので、オートイレーズを実施する
場合でも、フラッシュメモリからプログラムをＲＡＭに
転送することなく、ベリファイを実施することができる
効果がある。
によりフラッシュメモリから消去されたデータのベリフ
ァイを実施する場合には、比較手段が、フラッシュメモ
リから読み込まれたデータがすべて一致するか否かを判
定するように構成したので、オートイレーズを実施する
場合でも、フラッシュメモリからプログラムをＲＡＭに
転送することなく、ベリファイを実施することができる
効果がある。
【００７４】この発明によれば、クロック生成手段によ
り生成されたクロック信号をカウントし、そのカウント
値がリセットされずに設定値に到達すると、オーバーフ
ロー信号を出力する監視タイマーを設けるように構成し
たので、ベリファイ実施時にＣＰＵが暴走しても、ＣＰ
Ｕを正常時の動作に戻すことができる効果がある。
り生成されたクロック信号をカウントし、そのカウント
値がリセットされずに設定値に到達すると、オーバーフ
ロー信号を出力する監視タイマーを設けるように構成し
たので、ベリファイ実施時にＣＰＵが暴走しても、ＣＰ
Ｕを正常時の動作に戻すことができる効果がある。
【００７５】この発明によれば、ＣＰＵからベリファイ
の実施を示すコマンドが送信されると、監視タイマーの
カウント値をリセットするとともに、クロック信号の供
給停止指令を条件確立手段に送信し、その監視タイマー
がオーバーフロー信号を出力すると、クロック信号の供
給再開指令を条件解除手段に送信するように構成したの
で、ベリファイ実施期間をカウントするためのタイマー
等を条件確立手段及び条件解除手段に内蔵する必要がな
くなり、その分だけ、マイクロコンピュータを小型化す
ることができる効果がある。
の実施を示すコマンドが送信されると、監視タイマーの
カウント値をリセットするとともに、クロック信号の供
給停止指令を条件確立手段に送信し、その監視タイマー
がオーバーフロー信号を出力すると、クロック信号の供
給再開指令を条件解除手段に送信するように構成したの
で、ベリファイ実施期間をカウントするためのタイマー
等を条件確立手段及び条件解除手段に内蔵する必要がな
くなり、その分だけ、マイクロコンピュータを小型化す
ることができる効果がある。
【００７６】この発明によれば、ＣＰＵからベリファイ
の実施を示すコマンドが送信されると、クロック信号の
パルスレートを変更するように構成したので、監視タイ
マーをベリファイ実施期間計測用のタイマーとして利用
することができる効果がある。
の実施を示すコマンドが送信されると、クロック信号の
パルスレートを変更するように構成したので、監視タイ
マーをベリファイ実施期間計測用のタイマーとして利用
することができる効果がある。
【００７７】この発明によれば、ＣＰＵからベリファイ
の実施を示すコマンドが送信されると、監視タイマーの
設定値を変更するように構成したので、監視タイマーを
ベリファイ実施期間計測用のタイマーとして利用するこ
とができる効果がある。
の実施を示すコマンドが送信されると、監視タイマーの
設定値を変更するように構成したので、監視タイマーを
ベリファイ実施期間計測用のタイマーとして利用するこ
とができる効果がある。
【図１】 この発明の実施の形態１によるマイクロコン
ピュータを示す構成図である。
ピュータを示す構成図である。
【図２】 フラッシュ制御回路４３の詳細を示す構成図
である。
である。
【図３】 この発明の実施の形態１によるマイクロコン
ピュータの動作を説明するタイミングチャートである。
ピュータの動作を説明するタイミングチャートである。
【図４】 この発明の実施の形態１によるマイクロコン
ピュータの動作を説明するフローチャートである。
ピュータの動作を説明するフローチャートである。
【図５】 この発明の実施の形態５によるマイクロコン
ピュータにおけるフラッシュ制御回路４３の詳細を示す
構成図である。
ピュータにおけるフラッシュ制御回路４３の詳細を示す
構成図である。
【図６】 この発明の実施の形態５によるマイクロコン
ピュータの動作を説明するタイミングチャートである。
ピュータの動作を説明するタイミングチャートである。
【図７】 この発明の実施の形態５によるマイクロコン
ピュータの動作を説明するフローチャートである。
ピュータの動作を説明するフローチャートである。
【図８】 この発明の実施の形態９によるマイクロコン
ピュータを示す構成図である。
ピュータを示す構成図である。
【図９】 フラッシュ制御回路４３の詳細を示す構成図
である。
である。
【図１０】 この発明の実施の形態９によるマイクロコ
ンピュータの動作を説明するタイミングチャートであ
る。
ンピュータの動作を説明するタイミングチャートであ
る。
【図１１】 従来のマイクロコンピュータを示す構成図
である。
である。
【図１２】 フラッシュ制御回路１３の詳細を示す構成
図である。
図である。
【図１３】 従来のマイクロコンピュータの動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図１４】 従来のマイクロコンピュータの動作を説明
するフローチャートである。
するフローチャートである。
３４ クロック生成回路（クロック生成手段）、３６
監視タイマー、４２ＣＰＵ、４３ フラッシュ制御回路
（条件確立手段、データ読込手段、条件解除手段）、４
４ ＡＮＤゲート（条件確立手段、条件解除手段）、４
５ フラッシュメモリ、５６ ベリファイリードラッチ
（レジスタ）、５９ 比較器（比較手段）、６０ クロ
ック生成回路（クロック生成手段、クロック管理手
段）、６１スイッチ（クロック管理手段）、６２ ＯＲ
ゲート（クロック管理手段）。
監視タイマー、４２ＣＰＵ、４３ フラッシュ制御回路
（条件確立手段、データ読込手段、条件解除手段）、４
４ ＡＮＤゲート（条件確立手段、条件解除手段）、４
５ フラッシュメモリ、５６ ベリファイリードラッチ
（レジスタ）、５９ 比較器（比較手段）、６０ クロ
ック生成回路（クロック生成手段、クロック管理手
段）、６１スイッチ（クロック管理手段）、６２ ＯＲ
ゲート（クロック管理手段）。
Claims (12)
- 【請求項１】 クロック信号を生成するクロック生成手
段と、上記クロック生成手段により生成されたクロック
信号を基準にしてプログラムを実行する際、フラッシュ
メモリに書き込まれたデータのベリファイを実施する場
合には、ベリファイの実施を示すコマンドを送信すると
ともに、そのフラッシュメモリに書き込まれたデータが
レジスタに格納されると、そのデータを期待値と比較す
るＣＰＵと、上記ＣＰＵからベリファイの実施を示すコ
マンドが送信されると、そのＣＰＵに対するクロック信
号の供給を停止して、ベリファイ条件を確立する条件確
立手段と、上記条件確立手段によりベリファイ条件が確
立されると、上記フラッシュメモリからデータを読み込
み、そのデータをレジスタに格納するデータ読込手段
と、上記データ読込手段がレジスタにデータを格納する
と、ベリファイ条件を解除して、上記ＣＰＵに対するク
ロック信号の供給を再開する条件解除手段とを備えたマ
イクロコンピュータ。 - 【請求項２】 クロック信号を生成するクロック生成手
段と、上記クロック生成手段により生成されたクロック
信号を基準にしてプログラムを実行する際、フラッシュ
メモリから消去されたデータのベリファイを実施する場
合には、ベリファイの実施を示すコマンドを送信すると
ともに、そのフラッシュメモリに書き込まれたデータが
レジスタに格納されると、そのデータを期待値と比較す
るＣＰＵと、上記ＣＰＵからベリファイの実施を示すコ
マンドが送信されると、そのＣＰＵに対するクロック信
号の供給を停止して、ベリファイ条件を確立する条件確
立手段と、上記条件確立手段によりベリファイ条件が確
立されると、上記フラッシュメモリからデータを読み込
み、そのデータをレジスタに格納するデータ読込手段
と、上記データ読込手段がレジスタにデータを格納する
と、ベリファイ条件を解除して、上記ＣＰＵに対するク
ロック信号の供給を再開する条件解除手段とを備えたマ
イクロコンピュータ。 - 【請求項３】 クロック信号を生成するクロック生成手
段と、上記クロック生成手段により生成されたクロック
信号を基準にしてプログラムを実行する際、フラッシュ
メモリに書き込まれたデータのベリファイを実施する場
合には、ベリファイの実施を示すコマンドを送信するＣ
ＰＵと、上記ＣＰＵからベリファイの実施を示すコマン
ドが送信されると、そのＣＰＵに対するクロック信号の
供給を停止して、ベリファイ条件を確立する条件確立手
段と、上記条件確立手段によりベリファイ条件が確立さ
れると、上記フラッシュメモリからデータを読み込むと
ともに、そのデータを期待値と比較する比較手段と、上
記比較手段から比較結果が出力されると、ベリファイ条
件を解除して、上記ＣＰＵに対するクロック信号の供給
を再開する条件解除手段とを備えたマイクロコンピュー
タ。 - 【請求項４】 クロック信号を生成するクロック生成手
段と、上記クロック生成手段により生成されたクロック
信号を基準にしてプログラムを実行する際、フラッシュ
メモリから消去されたデータのベリファイを実施する場
合には、ベリファイの実施を示すコマンドを送信するＣ
ＰＵと、上記ＣＰＵからベリファイの実施を示すコマン
ドが送信されると、そのＣＰＵに対するクロック信号の
供給を停止して、ベリファイ条件を確立する条件確立手
段と、上記条件確立手段によりベリファイ条件が確立さ
れると、上記フラッシュメモリからデータを読み込むと
ともに、そのデータを期待値と比較する比較手段と、上
記比較手段から比較結果が出力されると、ベリファイ条
件を解除して、上記ＣＰＵに対するクロック信号の供給
を再開する条件解除手段とを備えたマイクロコンピュー
タ。 - 【請求項５】 クロック信号を生成するクロック生成手
段と、上記クロック生成手段により生成されたクロック
信号を基準にしてプログラムを実行する際、オートイレ
ーズの実施によりフラッシュメモリに書き込まれたデー
タのベリファイを実施する場合には、ベリファイの実施
を示すコマンドを送信するとともに、そのフラッシュメ
モリに書き込まれたデータが読み込まれると、そのデー
タがすべて一致するか否かを判定するＣＰＵと、上記Ｃ
ＰＵからベリファイの実施を示すコマンドが送信される
と、そのＣＰＵに対するクロック信号の供給を停止し
て、ベリファイ条件を確立する条件確立手段と、上記条
件確立手段によりベリファイ条件が確立されると、上記
フラッシュメモリからデータを読み込むデータ読込手段
と、上記データ読込手段によりデータが読み込まれる
と、ベリファイ条件を解除して、上記ＣＰＵに対するク
ロック信号の供給を再開する条件解除手段とを備えたマ
イクロコンピュータ。 - 【請求項６】 クロック信号を生成するクロック生成手
段と、上記クロック生成手段により生成されたクロック
信号を基準にしてプログラムを実行する際、オートイレ
ーズの実施によりフラッシュメモリから消去されたデー
タのベリファイを実施する場合には、ベリファイの実施
を示すコマンドを送信するとともに、そのフラッシュメ
モリに書き込まれたデータが読み込まれると、そのデー
タがすべて一致するか否かを判定するＣＰＵと、上記Ｃ
ＰＵからベリファイの実施を示すコマンドが送信される
と、そのＣＰＵに対するクロック信号の供給を停止し
て、ベリファイ条件を確立する条件確立手段と、上記条
件確立手段によりベリファイ条件が確立されると、上記
フラッシュメモリからデータを読み込むデータ読込手段
と、上記データ読込手段によりデータが読み込まれる
と、ベリファイ条件を解除して、上記ＣＰＵに対するク
ロック信号の供給を再開する条件解除手段とを備えたマ
イクロコンピュータ。 - 【請求項７】 クロック信号を生成するクロック生成手
段と、上記クロック生成手段により生成されたクロック
信号を基準にしてプログラムを実行する際、オートイレ
ーズの実施によりフラッシュメモリに書き込まれたデー
タのベリファイを実施する場合には、ベリファイの実施
を示すコマンドを送信するＣＰＵと、上記ＣＰＵからベ
リファイの実施を示すコマンドが送信されると、そのＣ
ＰＵに対するクロック信号の供給を停止して、ベリファ
イ条件を確立する条件確立手段と、上記条件確立手段に
よりベリファイ条件が確立されると、上記フラッシュメ
モリからデータを読み込むとともに、そのデータがすべ
て一致するか否かを判定する比較手段と、上記比較手段
から判定結果が出力されると、ベリファイ条件を解除し
て、上記ＣＰＵに対するクロック信号の供給を再開する
条件解除手段とを備えたマイクロコンピュータ。 - 【請求項８】 クロック信号を生成するクロック生成手
段と、上記クロック生成手段により生成されたクロック
信号を基準にしてプログラムを実行する際、オートイレ
ーズの実施によりフラッシュメモリから消去されたデー
タのベリファイを実施する場合には、ベリファイの実施
を示すコマンドを送信するＣＰＵと、上記ＣＰＵからベ
リファイの実施を示すコマンドが送信されると、そのＣ
ＰＵに対するクロック信号の供給を停止して、ベリファ
イ条件を確立する条件確立手段と、上記条件確立手段に
よりベリファイ条件が確立されると、上記フラッシュメ
モリからデータを読み込むとともに、そのデータがすべ
て一致するか否かを判定する比較手段と、上記比較手段
から判定結果が出力されると、ベリファイ条件を解除し
て、上記ＣＰＵに対するクロック信号の供給を再開する
条件解除手段とを備えたマイクロコンピュータ。 - 【請求項９】 クロック生成手段により生成されたクロ
ック信号をカウントし、そのカウント値がリセットされ
ずに設定値に到達すると、オーバーフロー信号を出力す
る監視タイマーを設けたことを特徴とする請求項１から
請求項８のうちのいずれか１項記載のマイクロコンピュ
ータ。 - 【請求項１０】 ＣＰＵからベリファイの実施を示すコ
マンドが送信されると、監視タイマーのカウント値をリ
セットするとともに、クロック信号の供給停止指令を条
件確立手段に送信し、その監視タイマーがオーバーフロ
ー信号を出力すると、クロック信号の供給再開指令を条
件解除手段に送信するクロック管理手段を設けたことを
特徴とする請求項９記載のマイクロコンピュータ。 - 【請求項１１】 クロック管理手段は、ＣＰＵからベリ
ファイの実施を示すコマンドが送信されると、クロック
信号のパルスレートを変更することを特徴とする請求項
１０記載のマイクロコンピュータ。 - 【請求項１２】 クロック管理手段は、ＣＰＵからベリ
ファイの実施を示すコマンドが送信されると、監視タイ
マーの設定値を変更することを特徴とする請求項１０記
載のマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10001917A JPH11203266A (ja) | 1998-01-07 | 1998-01-07 | マイクロコンピュータ |
| US09/084,506 US6212646B1 (en) | 1998-01-07 | 1998-05-27 | Microprocessor including flash memory with its verification simplified |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10001917A JPH11203266A (ja) | 1998-01-07 | 1998-01-07 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203266A true JPH11203266A (ja) | 1999-07-30 |
Family
ID=11514950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10001917A Pending JPH11203266A (ja) | 1998-01-07 | 1998-01-07 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6212646B1 (ja) |
| JP (1) | JPH11203266A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6732306B2 (en) | 2000-12-26 | 2004-05-04 | Intel Corporation | Special programming mode with hashing |
| US6834323B2 (en) | 2000-12-26 | 2004-12-21 | Intel Corporation | Method and apparatus including special programming mode circuitry which disables internal program verification operations by a memory |
| US7007131B2 (en) * | 2000-12-27 | 2006-02-28 | Intel Corporation | Method and apparatus including special programming mode circuitry which disables internal program verification operations by a memory |
| JP2003159465A (ja) * | 2001-11-28 | 2003-06-03 | Aruze Corp | 遊技関連機器鍵ユニット、遊技関連機器及び遊技場監視システム |
| US6851226B2 (en) * | 2002-02-15 | 2005-02-08 | Steelcase Development Corporation | Partition panel with modular appliance mounting arrangement |
| JP4624732B2 (ja) * | 2003-07-16 | 2011-02-02 | パナソニック株式会社 | アクセス方法 |
| ITMI20050063A1 (it) * | 2005-01-20 | 2006-07-21 | Atmel Corp | Metodo e sistema per la gestione di una richiesta di sospensione in una memoria flash |
| US9250995B2 (en) * | 2013-05-29 | 2016-02-02 | Seagate Technology Llc | Protection of data in memory |
| US10205416B2 (en) * | 2015-02-24 | 2019-02-12 | Mitsubishi Electric Corporation | Electric driving apparatus and electric power steering apparatus |
| KR102476357B1 (ko) * | 2015-08-06 | 2022-12-09 | 삼성전자주식회사 | 클럭 관리 유닛과 이를 적용하는 집적 회로 및 시스템 온 칩 및 그 동작 방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206852A (ja) | 1987-02-24 | 1988-08-26 | Hitachi Maxell Ltd | シングルチツプｌｓｉ |
| US5287469A (en) * | 1988-12-27 | 1994-02-15 | Nec Corporation | Electrically erasable and programmable non-volatile memory (EEPROM), wherein write pulses can be interrupted by subsequently received read requests |
| US5355464A (en) * | 1991-02-11 | 1994-10-11 | Intel Corporation | Circuitry and method for suspending the automated erasure of a non-volatile semiconductor memory |
| US5295255A (en) * | 1991-02-22 | 1994-03-15 | Electronic Professional Services, Inc. | Method and apparatus for programming a solid state processor with overleaved array memory modules |
| US5687345A (en) * | 1992-03-17 | 1997-11-11 | Hitachi, Ltd. | Microcomputer having CPU and built-in flash memory that is rewritable under control of the CPU analyzing a command supplied from an external device |
| JP3152535B2 (ja) * | 1993-03-18 | 2001-04-03 | 富士通株式会社 | データ処理装置 |
| US5509134A (en) * | 1993-06-30 | 1996-04-16 | Intel Corporation | Method and apparatus for execution of operations in a flash memory array |
| US5724289A (en) * | 1993-09-08 | 1998-03-03 | Fujitsu Limited | Nonvolatile semiconductor memory capable of selectively performing a pre-conditioning of threshold voltage before an erase self-test of memory cells and a method related therewith |
| JPH08273383A (ja) | 1995-03-29 | 1996-10-18 | Hitachi Ltd | 不揮発性半導体メモリ装置 |
| US5838614A (en) * | 1995-07-31 | 1998-11-17 | Lexar Microsystems, Inc. | Identification and verification of a sector within a block of mass storage flash memory |
| US5950222A (en) * | 1996-03-14 | 1999-09-07 | Sanyo Electric Co., Ltd. | Microcomputer using a non-volatile memory |
| US5805501A (en) * | 1996-05-22 | 1998-09-08 | Macronix International Co., Ltd. | Flash memory device with multiple checkpoint erase suspend logic |
| JPH10177563A (ja) * | 1996-12-17 | 1998-06-30 | Mitsubishi Electric Corp | フラッシュメモリ内蔵マイクロコンピュータ |
| JP4229482B2 (ja) * | 1997-10-24 | 2009-02-25 | 株式会社ルネサステクノロジ | フラッシュメモリ内蔵マイクロコンピュータ |
-
1998
- 1998-01-07 JP JP10001917A patent/JPH11203266A/ja active Pending
- 1998-05-27 US US09/084,506 patent/US6212646B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6212646B1 (en) | 2001-04-03 |
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