JPH11134317A - フラッシュメモリ内蔵マイクロコンピュータ - Google Patents
フラッシュメモリ内蔵マイクロコンピュータInfo
- Publication number
- JPH11134317A JPH11134317A JP29299097A JP29299097A JPH11134317A JP H11134317 A JPH11134317 A JP H11134317A JP 29299097 A JP29299097 A JP 29299097A JP 29299097 A JP29299097 A JP 29299097A JP H11134317 A JPH11134317 A JP H11134317A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- flash memory
- transmitting means
- microcomputer
- voltage transmitting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 86
- 238000005259 measurement Methods 0.000 claims abstract description 35
- 238000006243 chemical reaction Methods 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 16
- 238000012546 transfer Methods 0.000 claims description 4
- ATCJTYORYKLVIA-SRXJVYAUSA-N vamp regimen Chemical compound O=C1C=C[C@]2(C)[C@H]3[C@@H](O)C[C@](C)([C@@](CC4)(O)C(=O)CO)[C@@H]4[C@@H]3CCC2=C1.C=1N=C2N=C(N)N=C(N)C2=NC=1CN(C)C1=CC=C(C(=O)N[C@@H](CCC(O)=O)C(O)=O)C=C1.O([C@H]1C[C@@](O)(CC=2C(O)=C3C(=O)C=4C=CC=C(C=4C(=O)C3=C(O)C=21)OC)C(=O)CO)[C@H]1C[C@H](N)[C@H](O)[C@H](C)O1.C([C@H](C[C@]1(C(=O)OC)C=2C(=CC3=C(C45[C@H]([C@@]([C@H](OC(C)=O)[C@]6(CC)C=CCN([C@H]56)CC4)(O)C(=O)OC)N3C=O)C=2)OC)C[C@@](C2)(O)CC)N2CCC2=C1NC1=CC=CC=C21 ATCJTYORYKLVIA-SRXJVYAUSA-N 0.000 abstract description 24
- 238000010586 diagram Methods 0.000 description 29
- 230000000694 effects Effects 0.000 description 24
- 238000010248 power generation Methods 0.000 description 10
- 230000008859 change Effects 0.000 description 7
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000011156 evaluation Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 102100026190 Class E basic helix-loop-helix protein 41 Human genes 0.000 description 1
- 101000765033 Homo sapiens Class E basic helix-loop-helix protein 41 Proteins 0.000 description 1
- 238000012951 Remeasurement Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5004—Voltage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Microcomputers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリの書き込み、消去、ベリフ
ァイ時に生成される電源の測定は、テスタでの測定が不
可のため、電源線にプローブを当てて測定するため、測
定に手間を要するとともに正確な測定が困難であった。 【解決手段】 第１の電圧伝達手段を介して入力された
アナログ信号をデジタル信号に変換するＡ／Ｄ変換器
と、フラッシュメモリに書き換え電圧を供給するフラッ
シュ電源発生回路とを備え、第２の電圧伝達手段はその
書き換え電圧を前記Ａ／Ｄ変換器の入力端子側に伝達す
るものである。
ァイ時に生成される電源の測定は、テスタでの測定が不
可のため、電源線にプローブを当てて測定するため、測
定に手間を要するとともに正確な測定が困難であった。 【解決手段】 第１の電圧伝達手段を介して入力された
アナログ信号をデジタル信号に変換するＡ／Ｄ変換器
と、フラッシュメモリに書き換え電圧を供給するフラッ
シュ電源発生回路とを備え、第２の電圧伝達手段はその
書き換え電圧を前記Ａ／Ｄ変換器の入力端子側に伝達す
るものである。
Description
【０００１】
【発明の属する技術分野】この発明は、フラッシュメモ
リを内蔵したマイクロコンピュータ（以下、マイコンと
称する）に関し、特に内蔵する中央演算処理装置（以
下、ＣＰＵと称する）を用いて、フラッシュメモリの消
去、書き込み制御を行う機能を有するマイコンに関する
ものである。
リを内蔵したマイクロコンピュータ（以下、マイコンと
称する）に関し、特に内蔵する中央演算処理装置（以
下、ＣＰＵと称する）を用いて、フラッシュメモリの消
去、書き込み制御を行う機能を有するマイコンに関する
ものである。
【０００２】
【従来の技術】マイコンに内蔵されたフラッシュメモリ
の内容を消去（イレーズ）、書き込み（プログラム）す
る方法として、従来大きく分けて、ＣＰＵを停止させた
状態で外部のフラッシュライタを用いて書き換える外部
書き換えモードと、内蔵ＣＰＵを用いてフラッシュメモ
リの内容書き換え制御を行うＣＰＵ書き換えモードがあ
る。
の内容を消去（イレーズ）、書き込み（プログラム）す
る方法として、従来大きく分けて、ＣＰＵを停止させた
状態で外部のフラッシュライタを用いて書き換える外部
書き換えモードと、内蔵ＣＰＵを用いてフラッシュメモ
リの内容書き換え制御を行うＣＰＵ書き換えモードがあ
る。
【０００３】図１３は従来のＣＰＵ書き換えモード付き
のフラッシュメモリ内蔵マイコンの構成を示すブロック
図である。図１３において、１はマイコン、２はＣＰ
Ｕ、３はフラッシュメモリ部、４はＲＡＭ、５はＡ／Ｄ
変換器、６はタイマ、シリアルＩ／Ｏ、Ｄ／Ａ変換器、
監視タイマ等の周辺装置、７は入出力ポート制御部、８
はＣＰＵ２とフラッシュメモリ部３、ＲＡＭ４、Ａ／Ｄ
変換器５、周辺装置６、入出力ポート制御部７間に接続
されたデータバスである。
のフラッシュメモリ内蔵マイコンの構成を示すブロック
図である。図１３において、１はマイコン、２はＣＰ
Ｕ、３はフラッシュメモリ部、４はＲＡＭ、５はＡ／Ｄ
変換器、６はタイマ、シリアルＩ／Ｏ、Ｄ／Ａ変換器、
監視タイマ等の周辺装置、７は入出力ポート制御部、８
はＣＰＵ２とフラッシュメモリ部３、ＲＡＭ４、Ａ／Ｄ
変換器５、周辺装置６、入出力ポート制御部７間に接続
されたデータバスである。
【０００４】上記フラッシュメモリ部３は、フラッシュ
メモリ（メモリセルアレイ）１０、アドレスデコーダ１
１、センスアンプ／書き込み回路１２、ソース回路１
３、フラッシュ電源発生回路１７、フラッシュメモリ制
御部１８とを有し、このフラッシュメモリ制御部１８は
シーケンス回路２０、フラッシュ制御レジスタ２１、フ
ラッシュコマンドレジスタ２２、コマンドデコーダ２３
を有する。そして、フラッシュメモリ制御部１８は制御
線３１、３２を介してセンスアンプ／書き込み回路１
２、フラッシュ電源発生回路１７と接続されている。
メモリ（メモリセルアレイ）１０、アドレスデコーダ１
１、センスアンプ／書き込み回路１２、ソース回路１
３、フラッシュ電源発生回路１７、フラッシュメモリ制
御部１８とを有し、このフラッシュメモリ制御部１８は
シーケンス回路２０、フラッシュ制御レジスタ２１、フ
ラッシュコマンドレジスタ２２、コマンドデコーダ２３
を有する。そして、フラッシュメモリ制御部１８は制御
線３１、３２を介してセンスアンプ／書き込み回路１
２、フラッシュ電源発生回路１７と接続されている。
【０００５】フラッシュ電源発生回路１７で生成した電
圧は、電源線３５、３６、３７を通してセンスアンプ／
書き込み回路１２、アドレスデコーダ１１、ソース回路
１３へ供給する。また、フラッシュ電源発生回路１７は
電源端子６０、６１、６２を通じて外部から入力される
電源ＶPP、ＶCC、ＶSSを用いて、電源線３５、３６、３
７へ出力する電圧を生成する。
圧は、電源線３５、３６、３７を通してセンスアンプ／
書き込み回路１２、アドレスデコーダ１１、ソース回路
１３へ供給する。また、フラッシュ電源発生回路１７は
電源端子６０、６１、６２を通じて外部から入力される
電源ＶPP、ＶCC、ＶSSを用いて、電源線３５、３６、３
７へ出力する電圧を生成する。
【０００６】８０、８１、８ｎは入力端子７０、７１、
７ｎから入力されるアナログ電圧を選択し、Ａ／Ｄ変換
器５の入力端ＡＮINへ供給するトランスミッションゲー
ト、端子６７はＡ／Ｄ変換器５の変換動作開始を外部ト
リガで行わせる場合の外部トリガＡＤTRG 入力端子であ
る。
７ｎから入力されるアナログ電圧を選択し、Ａ／Ｄ変換
器５の入力端ＡＮINへ供給するトランスミッションゲー
ト、端子６７はＡ／Ｄ変換器５の変換動作開始を外部ト
リガで行わせる場合の外部トリガＡＤTRG 入力端子であ
る。
【０００７】図１４は図１３におけるトランスミッショ
ンゲート８０、８１、８ｎ等の１つの構成を示す回路図
であり、ひし形で示すトランスミッションゲート２００
がＮｃｈトランジスタ２０１とＰｃｈトランジスタ２０
２で構成されている。
ンゲート８０、８１、８ｎ等の１つの構成を示す回路図
であり、ひし形で示すトランスミッションゲート２００
がＮｃｈトランジスタ２０１とＰｃｈトランジスタ２０
２で構成されている。
【０００８】次にＣＰＵ書き換えモードの動作を説明す
る。 ａ．ＣＰＵ２はフラッシュメモリ１０に格納されている
ＣＰＵ書き換え動作制御プログラム（以下、ブート用プ
ログラムと称する）を、データバス８を介してＲＡＭ４
に転送する。 ｂ．ＲＡＭ４内のブート用プログラムへジャンプ（以下
の動作をＲＡＭ内のブート用プログラムで実行させるた
め）。 ｃ．ＣＰＵ２がフラッシュ制御レジスタ２１内の「ＣＰ
Ｕ書き換えモード選択ビット」に「１」を書き込み、こ
のモードを選択する。 ｄ．マイコン１の外部からフラッシュ電源発生回路１７
に書き込み、消去時に使用する高電圧ＶPP（１２．０
Ｖ）を供給する。これにより、フラッシュメモリ用電源
の生成が可能となる。 ｅ．ＣＰＵ２はフラッシュコマンドレジスタ２２にコマ
ンドを書き込む。
る。 ａ．ＣＰＵ２はフラッシュメモリ１０に格納されている
ＣＰＵ書き換え動作制御プログラム（以下、ブート用プ
ログラムと称する）を、データバス８を介してＲＡＭ４
に転送する。 ｂ．ＲＡＭ４内のブート用プログラムへジャンプ（以下
の動作をＲＡＭ内のブート用プログラムで実行させるた
め）。 ｃ．ＣＰＵ２がフラッシュ制御レジスタ２１内の「ＣＰ
Ｕ書き換えモード選択ビット」に「１」を書き込み、こ
のモードを選択する。 ｄ．マイコン１の外部からフラッシュ電源発生回路１７
に書き込み、消去時に使用する高電圧ＶPP（１２．０
Ｖ）を供給する。これにより、フラッシュメモリ用電源
の生成が可能となる。 ｅ．ＣＰＵ２はフラッシュコマンドレジスタ２２にコマ
ンドを書き込む。
【０００９】ｆ．コマンドデコーダ２３は、フラッシュ
コマンドレジスタ２２に書き込まれたコマンドを解読し
て、シーケンス回路２０に、どのコマンドを実行すべき
かを伝える。 ｇ．シーケンス回路２０はそのコマンドに対応するシー
ケンスを走らせ、制御線３１、３２を介してフラッシュ
電源発生回路１７、アドレスデコーダ１１、センスアン
プ／書き込み回路１２をしかるべきタイミングで動作さ
せる。 ｈ．フラッシュ電源発生回路１７は、電源線３５、３
６、３７に必要なレベルの電圧を必要なタイミングで発
生させ、それぞれセンスアンプ／書き込み回路１２、ア
ドレスデコーダ１１、ソース回路１３へ供給する。
コマンドレジスタ２２に書き込まれたコマンドを解読し
て、シーケンス回路２０に、どのコマンドを実行すべき
かを伝える。 ｇ．シーケンス回路２０はそのコマンドに対応するシー
ケンスを走らせ、制御線３１、３２を介してフラッシュ
電源発生回路１７、アドレスデコーダ１１、センスアン
プ／書き込み回路１２をしかるべきタイミングで動作さ
せる。 ｈ．フラッシュ電源発生回路１７は、電源線３５、３
６、３７に必要なレベルの電圧を必要なタイミングで発
生させ、それぞれセンスアンプ／書き込み回路１２、ア
ドレスデコーダ１１、ソース回路１３へ供給する。
【００１０】上記のコマンドとしては、例えば次のもの
がある。 リードコマンド：フラッシュメモリの内容を読み出す。 プログラムコマンド：フラッシュメモリへの書き込みを
行う。 プログラムベリファイコマンド：書き込み実行後、デー
タが書き込まれたかどうか確認するためにフラッシュメ
モリの内容を読み出す。 イレーズコマンド：フラッシュメモリの内容を消去す
る。 イレーズベリファイコマンド：消去実行後、データが消
去されたかどうか確認するためにフラッシュメモリの内
容を読み出す。
がある。 リードコマンド：フラッシュメモリの内容を読み出す。 プログラムコマンド：フラッシュメモリへの書き込みを
行う。 プログラムベリファイコマンド：書き込み実行後、デー
タが書き込まれたかどうか確認するためにフラッシュメ
モリの内容を読み出す。 イレーズコマンド：フラッシュメモリの内容を消去す
る。 イレーズベリファイコマンド：消去実行後、データが消
去されたかどうか確認するためにフラッシュメモリの内
容を読み出す。
【００１１】図１５は各コマンド実行中にフラッシュ電
源発生回路１７から出力される電源の電圧レベルがどの
ように設定されたかを例示する図である。
源発生回路１７から出力される電源の電圧レベルがどの
ように設定されたかを例示する図である。
【００１２】図１６は各コマンド実行中の動きを説明す
るためにフラッシュメモリ１０、アドレスデコーダ１
１、センスアンプ／書き込み回路１２、ソース回路１３
から１ビットのメモリセルに接続される部分を抜き出し
たブロック図で、実際はこれ等の回路が多数並んで配置
されている。
るためにフラッシュメモリ１０、アドレスデコーダ１
１、センスアンプ／書き込み回路１２、ソース回路１３
から１ビットのメモリセルに接続される部分を抜き出し
たブロック図で、実際はこれ等の回路が多数並んで配置
されている。
【００１３】図１６において、１２７は１ビットのメモ
リセル、１３０、１３１はアドレスデコーダ１１内の回
路で、それぞれアドレスデコーダ回路、ワード線バッフ
ァであり、電源ＶＤＥＣ２、ＶＤＥＣで駆動される。こ
の電源ＶＤＥＣ２、ＶＤＥＣは図１３の電源線３６に相
当する。
リセル、１３０、１３１はアドレスデコーダ１１内の回
路で、それぞれアドレスデコーダ回路、ワード線バッフ
ァであり、電源ＶＤＥＣ２、ＶＤＥＣで駆動される。こ
の電源ＶＤＥＣ２、ＶＤＥＣは図１３の電源線３６に相
当する。
【００１４】１２１、１２２、１２３はセンスアンプ／
書き込み回路１２内の回路で、それぞれセンスアンプ、
書き込み回路、ビット線のセレクタであり、センスアン
プ１２１は電源ＶＡＭＰ、書き込み回路は電源ＶＭＤで
駆動される。１３３はソース回路で電源ＶＭＳで駆動さ
れる。
書き込み回路１２内の回路で、それぞれセンスアンプ、
書き込み回路、ビット線のセレクタであり、センスアン
プ１２１は電源ＶＡＭＰ、書き込み回路は電源ＶＭＤで
駆動される。１３３はソース回路で電源ＶＭＳで駆動さ
れる。
【００１５】次に各コマンドにより起動される動作モー
ドによって、図１６の各回路がどのように動作するかを
説明する。 読み出し時（リード）：図１５に示すとおり、各電圧は
全て５．０Ｖで、ワード線１３５も５Ｖ「Ｈ」となる。
センスアンプ１２１はビット線１３６の電位をセンス
し、メモリセル１２７が電流を流しやすいか（データ
「１」）、流しにくいか（データ「０」）により、メモ
リセル１２７に格納されているデータをセンスし、デー
タバス８に出力する。
ドによって、図１６の各回路がどのように動作するかを
説明する。 読み出し時（リード）：図１５に示すとおり、各電圧は
全て５．０Ｖで、ワード線１３５も５Ｖ「Ｈ」となる。
センスアンプ１２１はビット線１３６の電位をセンス
し、メモリセル１２７が電流を流しやすいか（データ
「１」）、流しにくいか（データ「０」）により、メモ
リセル１２７に格納されているデータをセンスし、デー
タバス８に出力する。
【００１６】書き込み時（プログラム）：ワード線バッ
ファ１３１用電源ＶＤＥＣが１２Ｖとなるので、メモリ
セル１２７のゲートにつながるワード線１３５も１２Ｖ
になる。また、書き込み回路１２２の電源ＶＭＤも１２
Ｖとなるので、ドレインにつながるビット線１３６は７
Ｖ程度となる。ソース回路１３３の電源は０Ｖである。
この状態でメモリセル１２７のドレイン−ソース間に大
電流を流し、発生したホットエレクトロンをフローティ
ングゲート１２８へ注入し、データ「０」を書き込む
（電流を流しにくくする）。
ファ１３１用電源ＶＤＥＣが１２Ｖとなるので、メモリ
セル１２７のゲートにつながるワード線１３５も１２Ｖ
になる。また、書き込み回路１２２の電源ＶＭＤも１２
Ｖとなるので、ドレインにつながるビット線１３６は７
Ｖ程度となる。ソース回路１３３の電源は０Ｖである。
この状態でメモリセル１２７のドレイン−ソース間に大
電流を流し、発生したホットエレクトロンをフローティ
ングゲート１２８へ注入し、データ「０」を書き込む
（電流を流しにくくする）。
【００１７】消去時（イレーズ）：ソース回路１３３の
電源ＶＭＳを１２．０Ｖにし、ワード線１３５を０Ｖ
「Ｌ」（アドレスデコーダ回路で制御）にし、ビット線
１３６をセレクタ１２３で遮断する。この状態でトンネ
ル現象を利用して、フローティングゲート１２８内の電
子をソースへ引き抜き、消去（データ「１」に相当、電
流を流しやすくする）する。
電源ＶＭＳを１２．０Ｖにし、ワード線１３５を０Ｖ
「Ｌ」（アドレスデコーダ回路で制御）にし、ビット線
１３６をセレクタ１２３で遮断する。この状態でトンネ
ル現象を利用して、フローティングゲート１２８内の電
子をソースへ引き抜き、消去（データ「１」に相当、電
流を流しやすくする）する。
【００１８】プログラムベリファイ時：ＶＤＥＣを６．
３Ｖとしてワード線を同じ６．３Ｖとする。一方、ＶＡ
ＭＰは５．５Ｖで、センスアンプは５．５Ｖで動作す
る。この状態ではリード時に比べ、メモリセル１２７は
電流を流しやすい。すなわち、データ「１」（消去）と
読み出されやすい。従って、メモリセル１２７に深く書
き込まれていないと、データ「０」（書き込み）と判断
されない。データ「１」と判断されたら、プログラムコ
マンドを再度実行し、次のプログラムベリファイで
「０」と判断されるまで、この動作を繰り返す。
３Ｖとしてワード線を同じ６．３Ｖとする。一方、ＶＡ
ＭＰは５．５Ｖで、センスアンプは５．５Ｖで動作す
る。この状態ではリード時に比べ、メモリセル１２７は
電流を流しやすい。すなわち、データ「１」（消去）と
読み出されやすい。従って、メモリセル１２７に深く書
き込まれていないと、データ「０」（書き込み）と判断
されない。データ「１」と判断されたら、プログラムコ
マンドを再度実行し、次のプログラムベリファイで
「０」と判断されるまで、この動作を繰り返す。
【００１９】イレーズベリファイ時：電源ＶＤＥＣ、Ｖ
ＤＥＣ２を３．５Ｖとしてワード線を３．５Ｖとし、電
源ＶＡＭＰを４．０Ｖとし、センスアンプを４．０Ｖで
駆動する。この状態ではプログラムベリファイ時とは逆
にデータ「０」（書き込み）と読み出されやすい。すな
わち、充分に消去されていないとデータ「１」（消去）
と判断されない。消去と判断されるまでイレーズとイレ
ーズベリファイを繰り返す。
ＤＥＣ２を３．５Ｖとしてワード線を３．５Ｖとし、電
源ＶＡＭＰを４．０Ｖとし、センスアンプを４．０Ｖで
駆動する。この状態ではプログラムベリファイ時とは逆
にデータ「０」（書き込み）と読み出されやすい。すな
わち、充分に消去されていないとデータ「１」（消去）
と判断されない。消去と判断されるまでイレーズとイレ
ーズベリファイを繰り返す。
【００２０】プログラムベリファイ、イレーズベリファ
イ時に上記のように電源ＶＤＥＣ，ＶＤＥＣ２，ＶＡＭ
Ｐの電圧レベルを中間電位にして読み出すことにより、
メモリセル１２７への書き込みレベル、消去レベルの深
さ（フローティングゲート内の電子の量または電流の流
しやすさ）を調整（一定の深さまで書き込むまたは消去
する）している。
イ時に上記のように電源ＶＤＥＣ，ＶＤＥＣ２，ＶＡＭ
Ｐの電圧レベルを中間電位にして読み出すことにより、
メモリセル１２７への書き込みレベル、消去レベルの深
さ（フローティングゲート内の電子の量または電流の流
しやすさ）を調整（一定の深さまで書き込むまたは消去
する）している。
【００２１】従って、書き込み、消去の深さは、これ等
の電源電圧に大きく依存することになり、この電圧レベ
ルの調整は、フラッシュメモリの特性を決めるうえで非
常に重要である。この電圧が設計値通りに生成されてい
ないと、例えば書き込みが残りすぎて、フローティング
ゲートから電子が少し抜けただけでデータが消えてしま
ったり（データ「０」が読めない）、逆に書き込みが深
過ぎると、消去しにくくなったりといった不具合が発生
する（消去の深さについても同様である）。
の電源電圧に大きく依存することになり、この電圧レベ
ルの調整は、フラッシュメモリの特性を決めるうえで非
常に重要である。この電圧が設計値通りに生成されてい
ないと、例えば書き込みが残りすぎて、フローティング
ゲートから電子が少し抜けただけでデータが消えてしま
ったり（データ「０」が読めない）、逆に書き込みが深
過ぎると、消去しにくくなったりといった不具合が発生
する（消去の深さについても同様である）。
【００２２】ところが、このフラッシュ電源発生回路１
７は、調整が難しく、ウエハプロセスの変更、ラインの
変更、プロダクトパラメータの変動等により電圧レベル
が変動してしまう可能性がある。従って、新規製品の開
発時、ウエハプロセス、ラインの変更時あるいはトラブ
ル発生時等にこれ等の電圧レベルを測定する必要があ
る。
７は、調整が難しく、ウエハプロセスの変更、ラインの
変更、プロダクトパラメータの変動等により電圧レベル
が変動してしまう可能性がある。従って、新規製品の開
発時、ウエハプロセス、ラインの変更時あるいはトラブ
ル発生時等にこれ等の電圧レベルを測定する必要があ
る。
【００２３】
【発明が解決しようとする課題】従来のフラッシュメモ
リ内蔵のマイクロコンピュータは以上のように構成され
ているので、電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ２等
は、チップ外部から測定する手段がなかったので、チッ
プ上のこれ等の配線上にプローブを当てて直接測定して
いた。このため、保護膜なしのサンプルを作製したり、
保護膜を除去したりの手間が必要な上、数μｍ〜１μｍ
前後の配線にプローブを当てる高度な技術と専用の測定
装置が必要であるとの課題があった。
リ内蔵のマイクロコンピュータは以上のように構成され
ているので、電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ２等
は、チップ外部から測定する手段がなかったので、チッ
プ上のこれ等の配線上にプローブを当てて直接測定して
いた。このため、保護膜なしのサンプルを作製したり、
保護膜を除去したりの手間が必要な上、数μｍ〜１μｍ
前後の配線にプローブを当てる高度な技術と専用の測定
装置が必要であるとの課題があった。
【００２４】また、通常のウエハテストでは、これ等の
電源電圧レベルの測定ができないので、一度、上記プロ
ーブを当てて測定し、回路、プロダクトパラメータ等を
調整した後は、大幅な変更がない限り再測定はされなか
った。この間、フラッシュ電源発生回路１７が種々の変
動に影響を受けにくいように設計されており、また、十
分な動作マージンを見込んでいるので、変動がすぐに製
品トラブルに結びつくものではないが、例えば、プロダ
クトパラメータの変動や装置トラブルあるいは微細な異
物等が原因で電圧レベルが変動しても検出できない可能
性があるという課題があった。なお、上記フラッシュメ
モリ電源電圧レベルをＡ／Ｄ変換器で測定するものが、
例えば特開平５−３２５５８０号公報、特開平８−１６
７４７号公報に開示されているが、電圧レベル測定のた
めに専用のＡ／Ｄ変換器を設けているため、構成が複雑
で高価である。また、Ａ／Ｄ変換結果は直接レジスタに
読み出す、あるいはデジタル値で保存後アナログ値に変
換して出力するもので、その読み出しに内蔵ＣＰＵは使
用せず、その読み出しも面倒である。
電源電圧レベルの測定ができないので、一度、上記プロ
ーブを当てて測定し、回路、プロダクトパラメータ等を
調整した後は、大幅な変更がない限り再測定はされなか
った。この間、フラッシュ電源発生回路１７が種々の変
動に影響を受けにくいように設計されており、また、十
分な動作マージンを見込んでいるので、変動がすぐに製
品トラブルに結びつくものではないが、例えば、プロダ
クトパラメータの変動や装置トラブルあるいは微細な異
物等が原因で電圧レベルが変動しても検出できない可能
性があるという課題があった。なお、上記フラッシュメ
モリ電源電圧レベルをＡ／Ｄ変換器で測定するものが、
例えば特開平５−３２５５８０号公報、特開平８−１６
７４７号公報に開示されているが、電圧レベル測定のた
めに専用のＡ／Ｄ変換器を設けているため、構成が複雑
で高価である。また、Ａ／Ｄ変換結果は直接レジスタに
読み出す、あるいはデジタル値で保存後アナログ値に変
換して出力するもので、その読み出しに内蔵ＣＰＵは使
用せず、その読み出しも面倒である。
【００２５】この発明は上記のような課題を解決するた
めになされもので、フラッシュメモリ部内で生成される
フラッシュメモリ制御用の電源電圧を、通常のテスタや
簡易な評価装置を用いて測定できるようにすることを目
的とする。
めになされもので、フラッシュメモリ部内で生成される
フラッシュメモリ制御用の電源電圧を、通常のテスタや
簡易な評価装置を用いて測定できるようにすることを目
的とする。
【００２６】この電源電圧測定により、製品評価を迅速
に実施でき、また、ウエハプロセス直後のウエハテスト
で全チップの測定が行えるので、万一変動があった場合
のウエハプロセスへのフィードバックまたは不良品（異
物等で著しく電圧値がずれたチップ）のリジェクトが容
易に行えるようにすることを目的とする。
に実施でき、また、ウエハプロセス直後のウエハテスト
で全チップの測定が行えるので、万一変動があった場合
のウエハプロセスへのフィードバックまたは不良品（異
物等で著しく電圧値がずれたチップ）のリジェクトが容
易に行えるようにすることを目的とする。
【００２７】
【課題を解決するための手段】この発明に係るフラッシ
ュメモリ内蔵マイクロコンピュータは、マイクロコンピ
ュータの入力端子とＡ／Ｄ変換器のアナログ入力端子間
に設けた遮断制御可能な第１の電圧伝達手段と、フラッ
シュメモリ用電源線と前記Ａ／Ｄ変換器のアナログ入力
端子間に設けた遮断制御可能な第２の電圧伝達手段とを
備え、ＣＰＵは通常動作モードでは前記第１の電圧伝達
手段をＯＮ、第２の電圧伝達手段をＯＦＦとし、前記フ
ラッシュメモリ用電源線の電圧測定モードでは前記第１
の電圧伝達手段をＯＦＦ、第２の電圧伝達手段をＯＮと
し、前記Ａ／Ｄ変換器の変換結果の読み出し制御を行う
ものである。
ュメモリ内蔵マイクロコンピュータは、マイクロコンピ
ュータの入力端子とＡ／Ｄ変換器のアナログ入力端子間
に設けた遮断制御可能な第１の電圧伝達手段と、フラッ
シュメモリ用電源線と前記Ａ／Ｄ変換器のアナログ入力
端子間に設けた遮断制御可能な第２の電圧伝達手段とを
備え、ＣＰＵは通常動作モードでは前記第１の電圧伝達
手段をＯＮ、第２の電圧伝達手段をＯＦＦとし、前記フ
ラッシュメモリ用電源線の電圧測定モードでは前記第１
の電圧伝達手段をＯＦＦ、第２の電圧伝達手段をＯＮと
し、前記Ａ／Ｄ変換器の変換結果の読み出し制御を行う
ものである。
【００２８】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、第１の電圧伝達手段の入力端子側
に第２の電圧伝達手段の出力端子を接続したものであ
る。
クロコンピュータは、第１の電圧伝達手段の入力端子側
に第２の電圧伝達手段の出力端子を接続したものであ
る。
【００２９】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、第１の電圧伝達手段の入力端子と
第２の電圧伝達手段の出力端子間の接続路に設け該第１
の電圧伝達手段の近傍に配置した遮断制御可能な第３の
電圧伝達手段を備えたものである。
クロコンピュータは、第１の電圧伝達手段の入力端子と
第２の電圧伝達手段の出力端子間の接続路に設け該第１
の電圧伝達手段の近傍に配置した遮断制御可能な第３の
電圧伝達手段を備えたものである。
【００３０】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、第１の電圧伝達手段の出力端子側
に第３の電圧伝達手段の出力端子を接続したものであ
る。
クロコンピュータは、第１の電圧伝達手段の出力端子側
に第３の電圧伝達手段の出力端子を接続したものであ
る。
【００３１】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、第１の電圧伝達手段の入力端子側
に第２の電圧伝達手段の出力端子を専用の伝送路で接続
したものである。
クロコンピュータは、第１の電圧伝達手段の入力端子側
に第２の電圧伝達手段の出力端子を専用の伝送路で接続
したものである。
【００３２】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、第１の電圧伝達手段に近接して第
２の電圧伝達手段を配置したものである。
クロコンピュータは、第１の電圧伝達手段に近接して第
２の電圧伝達手段を配置したものである。
【００３３】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、マイクロコンピュータの入力端子
とＡ／Ｄ変換器のアナログ入力端子間に設けた遮断制御
可能な第１の電圧伝達手段と、フラッシュメモリ用電源
線に２つの電圧分圧素子を直列に接続しその電圧分圧素
子の中間をＡ／Ｄ変換器の入力端に接続した遮断制御可
能な第２の電圧伝達手段を含む降圧手段とを備え、ＣＰ
Ｕは通常動作モードでは前記第１の電圧伝達手段をＯ
Ｎ、前記第２の電圧伝達手段をＯＦＦとし、前記フラッ
シュメモリ用電源線の電圧測定モードでは前記第１の電
圧伝達手段をＯＦＦ、前記第２の電圧伝達手段をＯＮと
し、前記Ａ／Ｄ変換器の変換結果の読み出し制御を行う
ＣＰＵとを備えたものである。
クロコンピュータは、マイクロコンピュータの入力端子
とＡ／Ｄ変換器のアナログ入力端子間に設けた遮断制御
可能な第１の電圧伝達手段と、フラッシュメモリ用電源
線に２つの電圧分圧素子を直列に接続しその電圧分圧素
子の中間をＡ／Ｄ変換器の入力端に接続した遮断制御可
能な第２の電圧伝達手段を含む降圧手段とを備え、ＣＰ
Ｕは通常動作モードでは前記第１の電圧伝達手段をＯ
Ｎ、前記第２の電圧伝達手段をＯＦＦとし、前記フラッ
シュメモリ用電源線の電圧測定モードでは前記第１の電
圧伝達手段をＯＦＦ、前記第２の電圧伝達手段をＯＮと
し、前記Ａ／Ｄ変換器の変換結果の読み出し制御を行う
ＣＰＵとを備えたものである。
【００３４】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、Ａ／Ｄ変換器の外部トリガ入力端
子からのトリガ信号と、フラッシュメモリ制御部のシー
ケンス回路からのトリガ信号を受けて選択するスイッチ
を設けたものである。
クロコンピュータは、Ａ／Ｄ変換器の外部トリガ入力端
子からのトリガ信号と、フラッシュメモリ制御部のシー
ケンス回路からのトリガ信号を受けて選択するスイッチ
を設けたものである。
【００３５】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、フラッシュ制御レジスタにコマン
ド対応の電圧発生選択ビットを設けたものである。
クロコンピュータは、フラッシュ制御レジスタにコマン
ド対応の電圧発生選択ビットを設けたものである。
【００３６】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、第２の電圧伝達手段の出力をＡ／
Ｄ変換器の入力端子に供給する伝送路の両側に配置した
接地線または電源線を備えたものである。
クロコンピュータは、第２の電圧伝達手段の出力をＡ／
Ｄ変換器の入力端子に供給する伝送路の両側に配置した
接地線または電源線を備えたものである。
【００３７】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、フラッシュメモリ用電源線の第２
の電圧伝達手段と直列に第４の電圧伝達手段を接続し、
この両電圧伝達手段の接続中点をフラッシュメモリの電
圧消費部に接続したものである。
クロコンピュータは、フラッシュメモリ用電源線の第２
の電圧伝達手段と直列に第４の電圧伝達手段を接続し、
この両電圧伝達手段の接続中点をフラッシュメモリの電
圧消費部に接続したものである。
【００３８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるフ
ラッシュメモリ内蔵マイコンの構成を示すブロック図で
ある。図１において、１はマイコン、２はＣＰＵ、３は
フラッシュメモリ部、４はＲＡＭ、５はＡ／Ｄ変換器、
６はタイマ、シリアルＩ／Ｏ、Ｄ／Ａ変換器、監視タイ
マ等の周辺装置、７は入出力ポート制御部、８はＣＰＵ
２とフラッシュメモリ部３、ＲＡＭ４、Ａ／Ｄ変換器
５、周辺装置６、入出力ポート制御部７間に接続された
データバスである。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるフ
ラッシュメモリ内蔵マイコンの構成を示すブロック図で
ある。図１において、１はマイコン、２はＣＰＵ、３は
フラッシュメモリ部、４はＲＡＭ、５はＡ／Ｄ変換器、
６はタイマ、シリアルＩ／Ｏ、Ｄ／Ａ変換器、監視タイ
マ等の周辺装置、７は入出力ポート制御部、８はＣＰＵ
２とフラッシュメモリ部３、ＲＡＭ４、Ａ／Ｄ変換器
５、周辺装置６、入出力ポート制御部７間に接続された
データバスである。
【００３９】上記フラッシュメモリ部３は、フラッシュ
メモリ（メモリセルアレイ）１０、アドレスデコーダ１
１、センスアンプ／書き込み回路１２、ソース回路１
３、フラッシュ電源発生回路１７、フラッシュメモリ制
御部１８とを有し、このフラッシュメモリ制御部１８は
シーケンス回路２０、フラッシュ制御レジスタ２１、フ
ラッシュコマンドレジスタ２２、コマンドデコーダ２３
を有する。そして、フラッシュメモリ制御部１８は制御
線３１、３２を介してセンスアンプ／書き込み回路１
２、フラッシュ電源発生回路１７と接続されている。
メモリ（メモリセルアレイ）１０、アドレスデコーダ１
１、センスアンプ／書き込み回路１２、ソース回路１
３、フラッシュ電源発生回路１７、フラッシュメモリ制
御部１８とを有し、このフラッシュメモリ制御部１８は
シーケンス回路２０、フラッシュ制御レジスタ２１、フ
ラッシュコマンドレジスタ２２、コマンドデコーダ２３
を有する。そして、フラッシュメモリ制御部１８は制御
線３１、３２を介してセンスアンプ／書き込み回路１
２、フラッシュ電源発生回路１７と接続されている。
【００４０】フラッシュ電源発生回路１７で生成した電
圧は、電源線３５、３６、３７を通してセンスアンプ／
書き込み回路１２、アドレスデコーダ１１、ソース回路
１３へ供給する。また、フラッシュ電源発生回路１７は
電源端子６０、６１、６２を通じて外部から入力される
電源ＶPP、ＶCC、ＶSSを用いて、電源線３５、３６、３
７へ出力する電圧を生成する。
圧は、電源線３５、３６、３７を通してセンスアンプ／
書き込み回路１２、アドレスデコーダ１１、ソース回路
１３へ供給する。また、フラッシュ電源発生回路１７は
電源端子６０、６１、６２を通じて外部から入力される
電源ＶPP、ＶCC、ＶSSを用いて、電源線３５、３６、３
７へ出力する電圧を生成する。
【００４１】８０，８１，８ｎは入力端子７０、７１、
７ｎから入力されるアナログ電圧を選択し、Ａ／Ｄ変換
器５の入力端ＡＮINへ供給する遮断制御可能な第１の電
圧伝達手段としてのトランスミッションゲート、端子６
７はＡ／Ｄ変換器５の変換動作開始を外部トリガで行わ
せる場合の外部トリガＡＤTRG 入力端子である。
７ｎから入力されるアナログ電圧を選択し、Ａ／Ｄ変換
器５の入力端ＡＮINへ供給する遮断制御可能な第１の電
圧伝達手段としてのトランスミッションゲート、端子６
７はＡ／Ｄ変換器５の変換動作開始を外部トリガで行わ
せる場合の外部トリガＡＤTRG 入力端子である。
【００４２】５０，５１，５２はそれぞれ電源線３５，
３６，３７に接続され電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥ
Ｃ２を測定する遮断制御可能な第２の電圧伝達手段とし
てのトランスミッションゲートであり、これ等は配線３
９を介して入力端子７ｎ（ＡＮｎ）に接続されている。
そして、このトランスミッションゲート５０、５１、５
２の開閉を選択するために選択ビットがフラッシユ制御
レジスタ２１に追加されている。
３６，３７に接続され電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥ
Ｃ２を測定する遮断制御可能な第２の電圧伝達手段とし
てのトランスミッションゲートであり、これ等は配線３
９を介して入力端子７ｎ（ＡＮｎ）に接続されている。
そして、このトランスミッションゲート５０、５１、５
２の開閉を選択するために選択ビットがフラッシユ制御
レジスタ２１に追加されている。
【００４３】なお、上記トランスミッションゲート８
０，８１，８ｎはＡ／Ｄ変換器５の中に設けられたアド
レスデコーダ、またトランスミッションゲート５０，５
１，５２はフラッシュメモリ部３の中に設けられたアド
レスデコーダを介してＣＰＵ２により制御されるが、そ
の具体的構成の図示は省略する。
０，８１，８ｎはＡ／Ｄ変換器５の中に設けられたアド
レスデコーダ、またトランスミッションゲート５０，５
１，５２はフラッシュメモリ部３の中に設けられたアド
レスデコーダを介してＣＰＵ２により制御されるが、そ
の具体的構成の図示は省略する。
【００４４】次に動作について説明する。通常のフラッ
シュメモリの消去、書き込みの動作は前記従来装置と同
一であるから説明を省略する。以下、電源ＶＡＭＰ、Ｖ
ＤＥＣ、ＶＤＥＣ２等の測定手順を示す。例えば、イレ
ーズベリファイ時の電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ
２を測定する場合には、 ａ．プログラムのＲＡＭ４転送。 ｂ．ＲＡＭ４へジャンプ。 ｃ．ＣＰＵ書き換えモード選択。 ｄ．ＶPP印加。 以上の測定手順は従来装置と同じである。
シュメモリの消去、書き込みの動作は前記従来装置と同
一であるから説明を省略する。以下、電源ＶＡＭＰ、Ｖ
ＤＥＣ、ＶＤＥＣ２等の測定手順を示す。例えば、イレ
ーズベリファイ時の電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥＣ
２を測定する場合には、 ａ．プログラムのＲＡＭ４転送。 ｂ．ＲＡＭ４へジャンプ。 ｃ．ＣＰＵ書き換えモード選択。 ｄ．ＶPP印加。 以上の測定手順は従来装置と同じである。
【００４５】ｅ．イレーズベリファイコマンドをフラッ
シュコマンドレジスタ２２へ書き込む。 ｆ．コマンドデコーダ２３はこのコマンドを解読し、結
果をシーケンス回路２０に伝える。 ｇ．シーケンス回路２０はイレーズベリファイコマンド
に対応した電位をフラッシュ電源発生回路１７に生成さ
せる信号を出力する。 ｈ．フラッシュ電源発生回路１７はイレーズベリファイ
用の電圧を発生し、センスアンプ／書き込み回路１２、
アドレスデコーダ１１等へ伝達する。 ｉ．ＣＰＵ２は図２に示す構成のフラッシュ制御レジス
タ２１の「測定電源選択ビット」にコード（例えばＶＡ
ＭＰを測定するというコード）を書き込む（コードを書
き込む前までは全てのトランスミッションゲート５０、
５１、５２をオフ（閉）するコードがデフォルト値とし
て自動的に設定される）。
シュコマンドレジスタ２２へ書き込む。 ｆ．コマンドデコーダ２３はこのコマンドを解読し、結
果をシーケンス回路２０に伝える。 ｇ．シーケンス回路２０はイレーズベリファイコマンド
に対応した電位をフラッシュ電源発生回路１７に生成さ
せる信号を出力する。 ｈ．フラッシュ電源発生回路１７はイレーズベリファイ
用の電圧を発生し、センスアンプ／書き込み回路１２、
アドレスデコーダ１１等へ伝達する。 ｉ．ＣＰＵ２は図２に示す構成のフラッシュ制御レジス
タ２１の「測定電源選択ビット」にコード（例えばＶＡ
ＭＰを測定するというコード）を書き込む（コードを書
き込む前までは全てのトランスミッションゲート５０、
５１、５２をオフ（閉）するコードがデフォルト値とし
て自動的に設定される）。
【００４６】ｊ．トランスミッションゲート５０がオン
（開）し、電源ＶＡＭＰの電圧レベル（によると４．０
Ｖ）が配線３９を通って、Ａ／Ｄ変換器５の前段のトラ
ンスミッションゲート８ｎの入力端（つまり入力端子７
ｎ）に伝達される。 ｋ．ＣＰＵ２は電源ＶＡＭＰの電圧レベルが安定するの
を待ったあと、Ａ／Ｄ変換器５を起動させ、入力端子
（７ｎ）からのアナログ電位を測定させる。 ｌ．Ａ／Ｄ変換器５はＡ／Ｄ変換を行い、その結果（デ
ジタル値）を内部のＡ／Ｄ変換結果レジスタへ書き込む
と同時にＣＰＵ２にＡ／Ｄ変換終了割り込みを要求す
る。 ｍ．ＣＰＵ２はこの割り込み要求を受けて、Ａ／Ｄ変換
結果レジスタの内部を読み出す。 ｎ．ＣＰＵ２はこの結果を例えば入出力ポート制御部７
を介してポートＰｎに出力する。外部データバスを使用
するモードでは結果データをこの外部データバスにＣＰ
Ｕ制御で出力してもよい。 ｏ．テスタでのテスト、評価装置（基板）を用いた評価
では、このポートＰｎの状態（デジタル値例えば「１１
０１１０１１等」）を読み出すことにより、ＶＡＭＰの
電圧レベルを知ることができる。
（開）し、電源ＶＡＭＰの電圧レベル（によると４．０
Ｖ）が配線３９を通って、Ａ／Ｄ変換器５の前段のトラ
ンスミッションゲート８ｎの入力端（つまり入力端子７
ｎ）に伝達される。 ｋ．ＣＰＵ２は電源ＶＡＭＰの電圧レベルが安定するの
を待ったあと、Ａ／Ｄ変換器５を起動させ、入力端子
（７ｎ）からのアナログ電位を測定させる。 ｌ．Ａ／Ｄ変換器５はＡ／Ｄ変換を行い、その結果（デ
ジタル値）を内部のＡ／Ｄ変換結果レジスタへ書き込む
と同時にＣＰＵ２にＡ／Ｄ変換終了割り込みを要求す
る。 ｍ．ＣＰＵ２はこの割り込み要求を受けて、Ａ／Ｄ変換
結果レジスタの内部を読み出す。 ｎ．ＣＰＵ２はこの結果を例えば入出力ポート制御部７
を介してポートＰｎに出力する。外部データバスを使用
するモードでは結果データをこの外部データバスにＣＰ
Ｕ制御で出力してもよい。 ｏ．テスタでのテスト、評価装置（基板）を用いた評価
では、このポートＰｎの状態（デジタル値例えば「１１
０１１０１１等」）を読み出すことにより、ＶＡＭＰの
電圧レベルを知ることができる。
【００４７】イレーズベリファイ、リード等についても
前記（ｅ）において書き込むコマンドを変えるだけで同
様に測定できる。上記（ｋ）〜（ｏ）では内蔵のＡ／Ｄ
変換器５を用いてＶＡＭＰのレベルを測定する方法を示
したが、別の方法として（ｊ）でトランスミッションゲ
ート８ｎに出力されるＶＡＭＰの電圧レベルを直接測定
することも可能である。
前記（ｅ）において書き込むコマンドを変えるだけで同
様に測定できる。上記（ｋ）〜（ｏ）では内蔵のＡ／Ｄ
変換器５を用いてＶＡＭＰのレベルを測定する方法を示
したが、別の方法として（ｊ）でトランスミッションゲ
ート８ｎに出力されるＶＡＭＰの電圧レベルを直接測定
することも可能である。
【００４８】以上のように、この実施の形態１によれ
ば、入力端７ｎと電源ＶＡＭＰ等間にトランスミッショ
ンゲート５０、５１、５２を設けるという少ない回路変
更により、従来測定することに多大な手間がかかった電
源ＶＡＭＰ等の電圧レベルの測定を簡単に行うことがで
きるという効果が得られる。また、テスタでも容易に測
定できるので、ウエハプロセス工程へのフィードバック
や不具合品のリジェクトを容易に行うことができるとい
う効果が得られる。
ば、入力端７ｎと電源ＶＡＭＰ等間にトランスミッショ
ンゲート５０、５１、５２を設けるという少ない回路変
更により、従来測定することに多大な手間がかかった電
源ＶＡＭＰ等の電圧レベルの測定を簡単に行うことがで
きるという効果が得られる。また、テスタでも容易に測
定できるので、ウエハプロセス工程へのフィードバック
や不具合品のリジェクトを容易に行うことができるとい
う効果が得られる。
【００４９】実施の形態２．図３はこの発明の実施の形
態２によるフラッシュメモリ内蔵マイクロコンピュータ
の構成を示すブロック図であり、トランスミッションゲ
ート８ｎの近くにトランスミッションゲート５０、５
１、５２のうちのどれか１つでもオン（開）する時にオ
ン（開）する遮断制御可能な第３の電圧伝達手段として
のトランスミッションゲート５３を設けたものである。
このトランスミッションゲート５３はＣＰＵ２によって
制御する。他の構成は実施の形態１と同一であるから、
同一部分には同一符号を付して重複説明を省略する。
態２によるフラッシュメモリ内蔵マイクロコンピュータ
の構成を示すブロック図であり、トランスミッションゲ
ート８ｎの近くにトランスミッションゲート５０、５
１、５２のうちのどれか１つでもオン（開）する時にオ
ン（開）する遮断制御可能な第３の電圧伝達手段として
のトランスミッションゲート５３を設けたものである。
このトランスミッションゲート５３はＣＰＵ２によって
制御する。他の構成は実施の形態１と同一であるから、
同一部分には同一符号を付して重複説明を省略する。
【００５０】以上のように、この実施の形態２によれ
ば、トランスミッションゲート５３を入力端子７ｎとト
ランスミッションゲート８ｎの近傍に配置することによ
り、両者入力端子７ｎ−トランスミッションゲート８ｎ
間の配線（非常に長い配線３９）に乗ってくる可能性が
あるチップ内部のノイズの影響を遮断できるので、通常
の入力端子７ｎに入力されるアナログ値ＡＮｎをＡ／Ｄ
変換する場合において、精度を悪化させないという効果
がある。
ば、トランスミッションゲート５３を入力端子７ｎとト
ランスミッションゲート８ｎの近傍に配置することによ
り、両者入力端子７ｎ−トランスミッションゲート８ｎ
間の配線（非常に長い配線３９）に乗ってくる可能性が
あるチップ内部のノイズの影響を遮断できるので、通常
の入力端子７ｎに入力されるアナログ値ＡＮｎをＡ／Ｄ
変換する場合において、精度を悪化させないという効果
がある。
【００５１】実施の形態３．図４はこの発明の実施の形
態３によるフラッシュメモリ内蔵マイクロコンピュータ
の構成を示すブロック図である。５４はトランスミッシ
ョンゲート５０、５１、５２のうちのどれか１つでもオ
ン（開）する時にオン（開）する第３の電圧伝達手段と
してのトランスミッションゲートであり、トランスミッ
ションゲート８０，８１，８ｎの出力端子に接続され、
このトランスミッションゲート５４がオン（開）する時
はトランスミッションゲート８０、８１、８ｎは全てオ
フ（閉）する。他の構成は実施の形態１と同一であるか
ら、同一部分には同一符号を付して重複説明を省略す
る。
態３によるフラッシュメモリ内蔵マイクロコンピュータ
の構成を示すブロック図である。５４はトランスミッシ
ョンゲート５０、５１、５２のうちのどれか１つでもオ
ン（開）する時にオン（開）する第３の電圧伝達手段と
してのトランスミッションゲートであり、トランスミッ
ションゲート８０，８１，８ｎの出力端子に接続され、
このトランスミッションゲート５４がオン（開）する時
はトランスミッションゲート８０、８１、８ｎは全てオ
フ（閉）する。他の構成は実施の形態１と同一であるか
ら、同一部分には同一符号を付して重複説明を省略す
る。
【００５２】以上のように、この実施の形態３によれ
ば、上記実施の形態２と同様に通常のＡ／Ｄ変換精度に
影響を与えないという効果が得られる。また、電源ＶＡ
ＭＰ等の測定において、実施の形態２ではトランスミッ
ションゲート５０、５３、８ｎの３段を通るがこの実施
の形態３ではトランスミッションゲート５０、５４の２
段しか通らないので、より精度の高い測定を行うことが
できる。ただし、フラッシュメモリ用電源の電圧を直接
端子７ｎ（ＡＮｎ）で測定することはできない。
ば、上記実施の形態２と同様に通常のＡ／Ｄ変換精度に
影響を与えないという効果が得られる。また、電源ＶＡ
ＭＰ等の測定において、実施の形態２ではトランスミッ
ションゲート５０、５３、８ｎの３段を通るがこの実施
の形態３ではトランスミッションゲート５０、５４の２
段しか通らないので、より精度の高い測定を行うことが
できる。ただし、フラッシュメモリ用電源の電圧を直接
端子７ｎ（ＡＮｎ）で測定することはできない。
【００５３】実施の形態４．図５はこの発明の実施の形
態４によるフラッシュメモリ内蔵マイクロコンピュータ
の構成を示すブロック図である。図において、４０、４
１、４２はトランスミッションゲート５０、５１、５２
の出力をそれぞれトランスミッションゲート８０、８
１、８ｎに伝達する信号線であり、他の構成は実施の形
態１と同一であるから、同一部分には同一符号を付して
重複説明を省略する。
態４によるフラッシュメモリ内蔵マイクロコンピュータ
の構成を示すブロック図である。図において、４０、４
１、４２はトランスミッションゲート５０、５１、５２
の出力をそれぞれトランスミッションゲート８０、８
１、８ｎに伝達する信号線であり、他の構成は実施の形
態１と同一であるから、同一部分には同一符号を付して
重複説明を省略する。
【００５４】図６はこの実施の形態４のフラッシュメモ
リ内蔵マイクロコンピュータの一構成部分であるフラッ
シュ制御レジスタ２１の構成図を示すもので、実施の形
態１の一構成部分であるフラッシュ制御レジスタの「測
定電源選択ビット」の代わりに、「電源測定モード選択
ビット」を設けたもので、この「電源測定モード選択ビ
ット」に「１」を書き込むと、トランスミッションゲー
ト５０、５１、５２が全てオン（開）する。
リ内蔵マイクロコンピュータの一構成部分であるフラッ
シュ制御レジスタ２１の構成図を示すもので、実施の形
態１の一構成部分であるフラッシュ制御レジスタの「測
定電源選択ビット」の代わりに、「電源測定モード選択
ビット」を設けたもので、この「電源測定モード選択ビ
ット」に「１」を書き込むと、トランスミッションゲー
ト５０、５１、５２が全てオン（開）する。
【００５５】この状態でＡ／Ｄ変換器５を動作させ、ト
ランスミッションゲート８０、８１、８ｎからの入力を
順に測定していけば、電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥ
Ｃ２が一度（Ａ／Ｄ変換は同時にはできない、自動的に
順番に測定する）に測定できる。
ランスミッションゲート８０、８１、８ｎからの入力を
順に測定していけば、電源ＶＡＭＰ、ＶＤＥＣ、ＶＤＥ
Ｃ２が一度（Ａ／Ｄ変換は同時にはできない、自動的に
順番に測定する）に測定できる。
【００５６】以上のように、この実施の形態４によれ
ば、実施の形態１による効果に加え、複数の電圧を一度
にまとめて測定することができるという効果が得られ
る。なお、トランスミッションゲート５０、５１、５２
をトランスミッションゲート８０、８１、８ｎの近くに
配置してもよく、このようにすれば、実施の形態２と同
様にチップ内のノイズの影響を抑えるることができる。
ば、実施の形態１による効果に加え、複数の電圧を一度
にまとめて測定することができるという効果が得られ
る。なお、トランスミッションゲート５０、５１、５２
をトランスミッションゲート８０、８１、８ｎの近くに
配置してもよく、このようにすれば、実施の形態２と同
様にチップ内のノイズの影響を抑えるることができる。
【００５７】実施の形態５．図７はこの発明の実施の形
態５によるフラッシュメモリ内蔵マイクロコンピュータ
の構成を示すブロック図であり、トランスミッションゲ
ート５０、５１、５２をトランスミッションゲート８
０、８１、８ｎと並列に配置し、それらの出力を１本に
まとめてＡ／Ｄ変換器５の入力端ＡＮINに接続したもの
で、図２に示すフラッシュ制御レジスタ２１の「測定電
源選択ビット」で測定するを選ぶと対応するトランスミ
ッションゲート５０、５１、５２のどれかがオン（開）
し、トランスミッションゲート８０、８１、８ｎは全て
オフ（閉）する。なお、他の構成は実施の形態１と同一
であるから、同一部分には同一符号を付して重複説明を
省略する。
態５によるフラッシュメモリ内蔵マイクロコンピュータ
の構成を示すブロック図であり、トランスミッションゲ
ート５０、５１、５２をトランスミッションゲート８
０、８１、８ｎと並列に配置し、それらの出力を１本に
まとめてＡ／Ｄ変換器５の入力端ＡＮINに接続したもの
で、図２に示すフラッシュ制御レジスタ２１の「測定電
源選択ビット」で測定するを選ぶと対応するトランスミ
ッションゲート５０、５１、５２のどれかがオン（開）
し、トランスミッションゲート８０、８１、８ｎは全て
オフ（閉）する。なお、他の構成は実施の形態１と同一
であるから、同一部分には同一符号を付して重複説明を
省略する。
【００５８】以上のように、この実施の形態５によれ
ば、トランスミッションゲート５０、５１、５２の１段
を通るだけでＡ／Ｄ変換器５に入力されるので、Ａ／Ｄ
変換精度が向上するという効果が得られる。また、トラ
ンスミッションゲート８０、８１、８ｎと分けているの
で、通常の入力端子７０、７１、７ｎのアナログ入力値
変換においても、内部ノイズの影響を受けにくいという
効果がある。
ば、トランスミッションゲート５０、５１、５２の１段
を通るだけでＡ／Ｄ変換器５に入力されるので、Ａ／Ｄ
変換精度が向上するという効果が得られる。また、トラ
ンスミッションゲート８０、８１、８ｎと分けているの
で、通常の入力端子７０、７１、７ｎのアナログ入力値
変換においても、内部ノイズの影響を受けにくいという
効果がある。
【００５９】実施の形態６．通常マイコンでは、Ａ／Ｄ
変換器５、トランスミッションゲート８０、８１、８ｎ
等はＶSS（＝０Ｖ）からＶCC（＝５．０Ｖ）の間の電圧
レベルを測定したり、伝達したりするように設計されて
いるので、ＶCC（＝５．０Ｖ）を越える電圧に対応でき
るように再設計し直さないと、例えば図１６のプログラ
ムベリファイ時のＶＤＥＣ（＝６．３Ｖ）、ＶＡＭＰ
（＝５．５Ｖ）等は測定できないことになる。
変換器５、トランスミッションゲート８０、８１、８ｎ
等はＶSS（＝０Ｖ）からＶCC（＝５．０Ｖ）の間の電圧
レベルを測定したり、伝達したりするように設計されて
いるので、ＶCC（＝５．０Ｖ）を越える電圧に対応でき
るように再設計し直さないと、例えば図１６のプログラ
ムベリファイ時のＶＤＥＣ（＝６．３Ｖ）、ＶＡＭＰ
（＝５．５Ｖ）等は測定できないことになる。
【００６０】これを回避して、マイコン１に通常使用さ
れているＡ／Ｄ変換器５と周辺装置６を有効に活用する
ためには、フラッシュメモリ部３から出力するまでの間
に測定されるべき電圧値を５．０Ｖ以下にリニアに下げ
る必要がある。例えば６．３Ｖを半分の３．１５Ｖにす
る。
れているＡ／Ｄ変換器５と周辺装置６を有効に活用する
ためには、フラッシュメモリ部３から出力するまでの間
に測定されるべき電圧値を５．０Ｖ以下にリニアに下げ
る必要がある。例えば６．３Ｖを半分の３．１５Ｖにす
る。
【００６１】図８は測定されるべき電圧をリニアに降圧
するための降圧手段としての回路図を示すもので、抵抗
（電圧分圧素子）２１０、２１１でａ端から入力される
電圧（ＶＡＭＰ等）を抵抗分割し、出力端ｂから出力す
るようになっており、遮断制御可能な電圧伝達手段とし
てのトランスミッションゲート２１５、２１６，２１
７、２１８，２１９の接続位置によって（１）、
（２）、（３）の回路構成とすることができる。
するための降圧手段としての回路図を示すもので、抵抗
（電圧分圧素子）２１０、２１１でａ端から入力される
電圧（ＶＡＭＰ等）を抵抗分割し、出力端ｂから出力す
るようになっており、遮断制御可能な電圧伝達手段とし
てのトランスミッションゲート２１５、２１６，２１
７、２１８，２１９の接続位置によって（１）、
（２）、（３）の回路構成とすることができる。
【００６２】上記抵抗２１０、２１１の抵抗値の比を例
えば１：１にしておくと、ａ端の電位の１／２の電圧が
ｂ端に出力される。ｂ端の出力をＡ／Ｄ変換器５で測定
すれば、１／２の値として測定される。
えば１：１にしておくと、ａ端の電位の１／２の電圧が
ｂ端に出力される。ｂ端の出力をＡ／Ｄ変換器５で測定
すれば、１／２の値として測定される。
【００６３】図８に示す回路は例えば図１のトランスミ
ッションゲート５０、５１、５２の代わりに配置しても
よく、また、トランスミッションゲート５０、５１、５
２と並べて配置し、測定すべき電圧が５．０Ｖより高い
モード（プログラムベリファイ）では前者の出力を、
５．０Ｖ以下のモード（イレーズベリファイ）では後者
の出力をトランスミッションゲート８ｎの入力へ伝達す
るようにしてもよい。この場合、トランスミッションゲ
ート２１５、２１６，２１７、２１８，２１９はＣＰＵ
２によって制御するものである。
ッションゲート５０、５１、５２の代わりに配置しても
よく、また、トランスミッションゲート５０、５１、５
２と並べて配置し、測定すべき電圧が５．０Ｖより高い
モード（プログラムベリファイ）では前者の出力を、
５．０Ｖ以下のモード（イレーズベリファイ）では後者
の出力をトランスミッションゲート８ｎの入力へ伝達す
るようにしてもよい。この場合、トランスミッションゲ
ート２１５、２１６，２１７、２１８，２１９はＣＰＵ
２によって制御するものである。
【００６４】また、抵抗２１０、２１１の代わりに２つ
の容量を直列接続し、抵抗分割の代わりに容量分割で降
圧した電位を測定するようにしてもよい。この場合には
抵抗と違って直流電流が流れないので、トランスミッシ
ョンゲート２１５〜２１８は不要となる。
の容量を直列接続し、抵抗分割の代わりに容量分割で降
圧した電位を測定するようにしてもよい。この場合には
抵抗と違って直流電流が流れないので、トランスミッシ
ョンゲート２１５〜２１８は不要となる。
【００６５】以上のように、この実施の形態６によれ
ば、Ａ／Ｄ変換器５をＶCC（＝５．０Ｖ）を越えるレベ
ルの電圧を測定できるように再設計し直さずに、既存の
Ａ／Ｄ変換器５を用いることができるという効果が得ら
れる。
ば、Ａ／Ｄ変換器５をＶCC（＝５．０Ｖ）を越えるレベ
ルの電圧を測定できるように再設計し直さずに、既存の
Ａ／Ｄ変換器５を用いることができるという効果が得ら
れる。
【００６６】実施の形態７．上記実施の形態１から実施
の形態５では、Ａ／Ｄ変換の開始は、ＣＰＵ２がコマン
ドをフラッシュコマンドレジスタ２２へ書き込んだ
（ｅ）の後、一定時間を待ってＡ／Ｄ変換器５を起動さ
せる（ｋ）という例を示したが、Ａ／Ｄ変換器５の起動
をフラッシュメモリ制御部１８に行わせてもよい。
の形態５では、Ａ／Ｄ変換の開始は、ＣＰＵ２がコマン
ドをフラッシュコマンドレジスタ２２へ書き込んだ
（ｅ）の後、一定時間を待ってＡ／Ｄ変換器５を起動さ
せる（ｋ）という例を示したが、Ａ／Ｄ変換器５の起動
をフラッシュメモリ制御部１８に行わせてもよい。
【００６７】図９はこの構成を含むこの発明の実施の形
態７によるフラッシュメモリ内蔵マイクロコンピュータ
の構成を示すブロック図である。図９において、９０は
スイッチ回路であり、フラッシュメモリ制御部１８から
信号線９１を介して供給される制御信号の状態により、
Ａ／Ｄ変換器５の外部トリガ入力６８として正規の外部
入力端子６７（ＡＤTRG ）からの入力か、フラッシュメ
モリ制御部１８から信号線９２を介して供給されるトリ
ガ信号かのどちらか一方を選択する。Ａ／Ｄ変換器５は
トリガ入力６８により、Ａ／Ｄ変換動作を開始するモー
ド（外部トリガモード）を使用する。
態７によるフラッシュメモリ内蔵マイクロコンピュータ
の構成を示すブロック図である。図９において、９０は
スイッチ回路であり、フラッシュメモリ制御部１８から
信号線９１を介して供給される制御信号の状態により、
Ａ／Ｄ変換器５の外部トリガ入力６８として正規の外部
入力端子６７（ＡＤTRG ）からの入力か、フラッシュメ
モリ制御部１８から信号線９２を介して供給されるトリ
ガ信号かのどちらか一方を選択する。Ａ／Ｄ変換器５は
トリガ入力６８により、Ａ／Ｄ変換動作を開始するモー
ド（外部トリガモード）を使用する。
【００６８】フラッシュメモリ制御部１８内のシーケン
ス回路２０は、コマンド実行シーケンスの一環として、
ＶＡＭＰ等の電圧が安定するまでの時間を待った後、ト
リガ信号を出力する。
ス回路２０は、コマンド実行シーケンスの一環として、
ＶＡＭＰ等の電圧が安定するまでの時間を待った後、ト
リガ信号を出力する。
【００６９】これに先立ち、図２に示す「測定電源選択
ビット」または図６に示す「電源測定モード選択ビッ
ト」に「１」が設定されると、制御信号を信号線９１を
介して出力し、スイッチ９０の入力として信号線９２を
介して供給されるトリガ信号を選択するようにする。Ａ
／Ｄ変換完了後、ＣＰＵ２に割り込み要求を出すのは実
施の形態１と同じである。
ビット」または図６に示す「電源測定モード選択ビッ
ト」に「１」が設定されると、制御信号を信号線９１を
介して出力し、スイッチ９０の入力として信号線９２を
介して供給されるトリガ信号を選択するようにする。Ａ
／Ｄ変換完了後、ＣＰＵ２に割り込み要求を出すのは実
施の形態１と同じである。
【００７０】以上のように、この実施の形態７によれ
ば、測定時、ＣＰＵ２はコマンド発行後、割り込み要求
があるまで待つだけでよいので、ソフトウエア作製の手
間が少なくなるという効果が得られる。また、イレー
ズ、プログラム中等シーケンスのある一定時間内のみし
か所定の電圧を生成しないモードでは、ＣＰＵ２で同期
を取ってＡ／Ｄ変換を開始させることが困難であるの
で、このトリガ方式が有効となる。
ば、測定時、ＣＰＵ２はコマンド発行後、割り込み要求
があるまで待つだけでよいので、ソフトウエア作製の手
間が少なくなるという効果が得られる。また、イレー
ズ、プログラム中等シーケンスのある一定時間内のみし
か所定の電圧を生成しないモードでは、ＣＰＵ２で同期
を取ってＡ／Ｄ変換を開始させることが困難であるの
で、このトリガ方式が有効となる。
【００７１】実施の形態８．上記実施の形態１ではＣＰ
Ｕ２が各コマンドをコマンドレジスタに書き込むことに
より、シーケンス回路２０、フラッシュ電源発生回路１
７を起動し、各電源（ＶＡＭＰ等）を発生させる例を示
したが、図１０はフラッシュ制御レジスタ２１にコマン
ド対応の電圧発生選択ビットを設け、その状態を選択し
たら、コマンドにかかわらず、フラッシュ電源発生回路
１７が所定の電圧を発生するようにする。
Ｕ２が各コマンドをコマンドレジスタに書き込むことに
より、シーケンス回路２０、フラッシュ電源発生回路１
７を起動し、各電源（ＶＡＭＰ等）を発生させる例を示
したが、図１０はフラッシュ制御レジスタ２１にコマン
ド対応の電圧発生選択ビットを設け、その状態を選択し
たら、コマンドにかかわらず、フラッシュ電源発生回路
１７が所定の電圧を発生するようにする。
【００７２】以上のように、この実施の形態８によれ
ば、プログラム、イレーズといった通常のコマンド実行
では、所定の期間しか発生しないような電圧も、選択ビ
ットをクリアするまでは発生し続けるので、Ａ／Ｄ変換
器５の起動タイミングを厳しく設定する必要がなく、ラ
フな時間設定で測定できるという効果が得られる。
ば、プログラム、イレーズといった通常のコマンド実行
では、所定の期間しか発生しないような電圧も、選択ビ
ットをクリアするまでは発生し続けるので、Ａ／Ｄ変換
器５の起動タイミングを厳しく設定する必要がなく、ラ
フな時間設定で測定できるという効果が得られる。
【００７３】実施の形態９．マイコンのチップ内は、各
種信号線が縦横に走っており、各種配線（例えばアルミ
配線）間の容量カップリングにより一方の電圧レベルの
変化が隣の線にノイズとして伝達される。通常のデジタ
ル値（０Ｖまたは５Ｖ）では特に問題とはならないが、
上記電源電圧値のようなアナログ値を伝える配線にノイ
ズが乗るとＡ／Ｄ変換した場合の精度が低下する。
種信号線が縦横に走っており、各種配線（例えばアルミ
配線）間の容量カップリングにより一方の電圧レベルの
変化が隣の線にノイズとして伝達される。通常のデジタ
ル値（０Ｖまたは５Ｖ）では特に問題とはならないが、
上記電源電圧値のようなアナログ値を伝える配線にノイ
ズが乗るとＡ／Ｄ変換した場合の精度が低下する。
【００７４】図１１はこのようなノイズ対策を施した電
源測定に使用する配線（図１の信号線３９、図５の信号
線４０、４１、４２）のレイアウトパターンを示す。図
１１において、斜線部は例えばアルミ等の配線部分であ
り、配線３９（４０、４１、４２）の両側にＶSS（グラ
ンド＝０Ｖ）の配線を配置し、他の信号線の変化が極力
配線３９に伝わらないようにしている。なお、両側の配
線をマイコンの電源ＶCC（＝５Ｖ）としてもよい。
源測定に使用する配線（図１の信号線３９、図５の信号
線４０、４１、４２）のレイアウトパターンを示す。図
１１において、斜線部は例えばアルミ等の配線部分であ
り、配線３９（４０、４１、４２）の両側にＶSS（グラ
ンド＝０Ｖ）の配線を配置し、他の信号線の変化が極力
配線３９に伝わらないようにしている。なお、両側の配
線をマイコンの電源ＶCC（＝５Ｖ）としてもよい。
【００７５】以上のように、この実施の形態９によれ
ば、隣接する信号線からのノイズの影響を低減すること
ができ、電圧測定を精度よく行うことができるという効
果が得られる。
ば、隣接する信号線からのノイズの影響を低減すること
ができ、電圧測定を精度よく行うことができるという効
果が得られる。
【００７６】実施の形態１０．上記実施の形態１から実
施の形態９ではフラッシュ電源発生回路１７が生成した
電圧（ＶＡＭＰ等）をＡ／Ｄ変換器５で測定する構成を
説明したが、実施の形態４の一部を変更することによ
り、外部からこれ等の電源電圧を供給することができ
る。
施の形態９ではフラッシュ電源発生回路１７が生成した
電圧（ＶＡＭＰ等）をＡ／Ｄ変換器５で測定する構成を
説明したが、実施の形態４の一部を変更することによ
り、外部からこれ等の電源電圧を供給することができ
る。
【００７７】図１２は外部からこれ等の電源電圧を供給
するこの発明の実施の形態１０によるフラッシュメモリ
内蔵マイクロコンピュータの構成を示すブロック図であ
る。図５との構成差はフラッシュ電源発生回路１７の出
力線上に新たに遮断制御可能な第４の電圧伝達手段とし
てのトランスミッションゲート１５０、１５１、１５２
を付加している点である（図５の電源線３５、３６は図
面の簡略化のために記載していない）。このトランスミ
ッションゲート１５０、１５１、１５２もＣＰＵ２によ
って制御する。
するこの発明の実施の形態１０によるフラッシュメモリ
内蔵マイクロコンピュータの構成を示すブロック図であ
る。図５との構成差はフラッシュ電源発生回路１７の出
力線上に新たに遮断制御可能な第４の電圧伝達手段とし
てのトランスミッションゲート１５０、１５１、１５２
を付加している点である（図５の電源線３５、３６は図
面の簡略化のために記載していない）。このトランスミ
ッションゲート１５０、１５１、１５２もＣＰＵ２によ
って制御する。
【００７８】通常トランスミッションゲート１５０、１
５１、１５２はオン（開）にしておき、通常の動作およ
び上記のＡ／Ｄ変換測定を実施する。ここで、トランス
ミッションゲート１５０、１５１、１５２をオフ（閉）
し、トランスミッションゲート５０、５１、５２をオン
（開）にする選択ビットをフラッシュ制御レジスタ２１
に設置する。このようにしておくと、センスアンプ／書
き込み回路１２、アドレスデコーダ１１に供給する電源
（ＶＡＭＰ、ＶＤＥＣ等）を入力端子７０、７１、７ｎ
を通して外部から入力することができる。トランスミッ
ションゲート１５０，１５１，１５２では、ＶCC（＝
５．０Ｖ）を越える電圧を伝達する必要があるので、構
成するＰチャネルトランジスタ２０１のバックゲートを
ＶPP（１２Ｖ）に接続する等の処理が必要である。
５１、１５２はオン（開）にしておき、通常の動作およ
び上記のＡ／Ｄ変換測定を実施する。ここで、トランス
ミッションゲート１５０、１５１、１５２をオフ（閉）
し、トランスミッションゲート５０、５１、５２をオン
（開）にする選択ビットをフラッシュ制御レジスタ２１
に設置する。このようにしておくと、センスアンプ／書
き込み回路１２、アドレスデコーダ１１に供給する電源
（ＶＡＭＰ、ＶＤＥＣ等）を入力端子７０、７１、７ｎ
を通して外部から入力することができる。トランスミッ
ションゲート１５０，１５１，１５２では、ＶCC（＝
５．０Ｖ）を越える電圧を伝達する必要があるので、構
成するＰチャネルトランジスタ２０１のバックゲートを
ＶPP（１２Ｖ）に接続する等の処理が必要である。
【００７９】以上のように、この実施の形態１０によれ
ば、電源（ＶＡＭＰ、ＶＤＥＣ等）を外部から入力する
ことができるため、設計値前後の電圧を入力しながらリ
ード、イレーズベリファイ、プログラムベリファイ等を
実行（フラッシュメモリの読み出し）することにより、
センスアンプ／書き込み回路１２、アドレスデコーダ１
１の動作マージンをＡ／Ｄ変換器５で測定できるととも
に前記各実施の形態と同様にマイコン１で使用している
Ａ／Ｄ変換器５で測定できるという効果が得られる。
ば、電源（ＶＡＭＰ、ＶＤＥＣ等）を外部から入力する
ことができるため、設計値前後の電圧を入力しながらリ
ード、イレーズベリファイ、プログラムベリファイ等を
実行（フラッシュメモリの読み出し）することにより、
センスアンプ／書き込み回路１２、アドレスデコーダ１
１の動作マージンをＡ／Ｄ変換器５で測定できるととも
に前記各実施の形態と同様にマイコン１で使用している
Ａ／Ｄ変換器５で測定できるという効果が得られる。
【００８０】なお、上記実施の形態では主に電源ＶＡＭ
Ｐ、ＶＤＥＣ、ＶＤＥＣ２を想定して説明したが、例え
ば図１５に示すビット線１３６やソース回路１３の電源
ＶＭＳの電圧を測定することも可能である。
Ｐ、ＶＤＥＣ、ＶＤＥＣ２を想定して説明したが、例え
ば図１５に示すビット線１３６やソース回路１３の電源
ＶＭＳの電圧を測定することも可能である。
【００８１】
【発明の効果】以上のように、この発明によれば、フラ
ッシュメモリ用電源線と前記Ａ／Ｄ変換器のアナログ入
力端子間に設けた遮断制御可能な第２の電圧伝達手段を
備え、この第２の電圧伝達手段をＣＰＵで制御すること
により、上記フラッシュメモリ用電源線の電圧を前記Ａ
／Ｄ変換器を介して読み出すように構成したので、Ａ／
Ｄ変換器入力端子とフラッシュメモリ用電源線間に電圧
伝達手段を設けるという少ない回路変更により、従来測
定することに多大な手間がかかったフラッシュメモリ用
電源電圧レベルの測定を簡単に行うことができる。ま
た、テスタでも容易に測定できるので、ウエハプロセス
工程へのフィードバックや不具合品のリジェクトを行え
る効果がある。
ッシュメモリ用電源線と前記Ａ／Ｄ変換器のアナログ入
力端子間に設けた遮断制御可能な第２の電圧伝達手段を
備え、この第２の電圧伝達手段をＣＰＵで制御すること
により、上記フラッシュメモリ用電源線の電圧を前記Ａ
／Ｄ変換器を介して読み出すように構成したので、Ａ／
Ｄ変換器入力端子とフラッシュメモリ用電源線間に電圧
伝達手段を設けるという少ない回路変更により、従来測
定することに多大な手間がかかったフラッシュメモリ用
電源電圧レベルの測定を簡単に行うことができる。ま
た、テスタでも容易に測定できるので、ウエハプロセス
工程へのフィードバックや不具合品のリジェクトを行え
る効果がある。
【００８２】この発明によれば、第１の電圧伝達手段の
入力端子側に第２の電圧伝達手段の出力端子を接続した
構成としたので、通常のＡ／Ｄ変換精度に影響を与える
ことなく、フラッシュメモリ用電源電圧レベルの測定に
おいて、電圧伝達手段を２段しか通らないので、精度の
高い測定を行うことができる効果がある。
入力端子側に第２の電圧伝達手段の出力端子を接続した
構成としたので、通常のＡ／Ｄ変換精度に影響を与える
ことなく、フラッシュメモリ用電源電圧レベルの測定に
おいて、電圧伝達手段を２段しか通らないので、精度の
高い測定を行うことができる効果がある。
【００８３】この発明によれば、第１の電圧伝達手段の
入力端子と第２の電圧伝達手段の出力端子間の伝送路に
設け該第１の電圧伝達手段の近傍に配置した遮断制御可
能な第３の電圧伝達手段を備えて構成したので、上記伝
送路に乗ってくるチップ内部のノイズの影響を遮断で
き、入力端子に入力されるアナログ値をＡ／Ｄ変換する
場合において、精度を悪化させない効果がある。
入力端子と第２の電圧伝達手段の出力端子間の伝送路に
設け該第１の電圧伝達手段の近傍に配置した遮断制御可
能な第３の電圧伝達手段を備えて構成したので、上記伝
送路に乗ってくるチップ内部のノイズの影響を遮断で
き、入力端子に入力されるアナログ値をＡ／Ｄ変換する
場合において、精度を悪化させない効果がある。
【００８４】この発明によれば、第１の電圧伝達手段の
出力端子側に第３の電圧伝達手段の出力端子を接続して
構成したので、電圧伝達手段を２段しか通らないので、
精度の高い測定を行うことができる効果がある。
出力端子側に第３の電圧伝達手段の出力端子を接続して
構成したので、電圧伝達手段を２段しか通らないので、
精度の高い測定を行うことができる効果がある。
【００８５】この発明によれば、第１の電圧伝達手段の
入力端子側に第２の電圧伝達手段の出力端子を専用の伝
送路を接続して構成したので、複数の電圧を一度にまと
めて測定することができる効果がある。
入力端子側に第２の電圧伝達手段の出力端子を専用の伝
送路を接続して構成したので、複数の電圧を一度にまと
めて測定することができる効果がある。
【００８６】この発明によれば、第１の電圧伝達手段に
近接して第２の電圧伝達手段を配置して構成したので、
両者間の配線へ非常に長い配線に乗ってくる可能性があ
るチップ内部のノイズの影響を遮断できる効果がある。
近接して第２の電圧伝達手段を配置して構成したので、
両者間の配線へ非常に長い配線に乗ってくる可能性があ
るチップ内部のノイズの影響を遮断できる効果がある。
【００８７】この発明によれば、フラッシュメモリ用電
源線に２つの電圧分圧素子を直列に接続しその電圧分圧
素子の中間をＡ／Ｄ変換器の入力端に接続して構成した
ので、Ａ／Ｄ変換器は所定のレベルの電圧を測定できる
ように再設計し直さずに、既存のＡ／Ｄ変換器を用いる
ことができる効果がある。
源線に２つの電圧分圧素子を直列に接続しその電圧分圧
素子の中間をＡ／Ｄ変換器の入力端に接続して構成した
ので、Ａ／Ｄ変換器は所定のレベルの電圧を測定できる
ように再設計し直さずに、既存のＡ／Ｄ変換器を用いる
ことができる効果がある。
【００８８】この発明によれば、Ａ／Ｄ変換器の外部ト
リガ入力端子に、フラッシュメモリ制御部のシーケンス
回路からのトリガ信号を受けて動作するスイッチを設け
て構成したので、測定時、ＣＰＵはコマンド発行後、割
り込み要求があるまで待つだけでよく、ソフトウエア作
製の手間が少なくなる。また、イレーズ、プログラム中
等、シーケンスのある一定時間内のみしか所定の電圧を
生成しないモードでは、ＣＰＵで同期を取ってＡ／Ｄ変
換を開始させることが困難であるので、このトリガ方式
が有効となる効果がある。
リガ入力端子に、フラッシュメモリ制御部のシーケンス
回路からのトリガ信号を受けて動作するスイッチを設け
て構成したので、測定時、ＣＰＵはコマンド発行後、割
り込み要求があるまで待つだけでよく、ソフトウエア作
製の手間が少なくなる。また、イレーズ、プログラム中
等、シーケンスのある一定時間内のみしか所定の電圧を
生成しないモードでは、ＣＰＵで同期を取ってＡ／Ｄ変
換を開始させることが困難であるので、このトリガ方式
が有効となる効果がある。
【００８９】この発明によれば、フラッシュ制御レジス
タにコマンド対応の電圧発生選択ビットを設け、この状
態を選択したら、コマンドにかかわらず、フラッシュ電
源発生回路が所定の電圧を発生するように構成したの
で、Ａ／Ｄ変換器の起動タイミングを厳しく設定する必
要がなく、ラフな時間設定で測定できる効果がある。
タにコマンド対応の電圧発生選択ビットを設け、この状
態を選択したら、コマンドにかかわらず、フラッシュ電
源発生回路が所定の電圧を発生するように構成したの
で、Ａ／Ｄ変換器の起動タイミングを厳しく設定する必
要がなく、ラフな時間設定で測定できる効果がある。
【００９０】この発明によれば、第２の電圧伝達手段の
出力をＡ／Ｄ変換器の入力端子に供給する伝送路の両側
に配置した接地線または電源線とを備えて構成したの
で、隣接する信号線からのノイズの影響を低減すること
ができ、電圧測定を精度よく行うことができる効果があ
る。
出力をＡ／Ｄ変換器の入力端子に供給する伝送路の両側
に配置した接地線または電源線とを備えて構成したの
で、隣接する信号線からのノイズの影響を低減すること
ができ、電圧測定を精度よく行うことができる効果があ
る。
【００９１】この発明によれば、フラッシュメモリ用電
源線の第２の電圧伝達手段と直列に第４の電圧伝達手段
を接続し、この両電圧伝達手段の接続中点をフラッシュ
メモリの電圧消費部に接続して構成したので、電源（Ｖ
ＡＭＰ、ＶＤＥＣ等）を外部から入力することができる
ため、設計値前後の電圧を入力しながらリード、イレー
ズベリファイ、プログラムベリファイ等を実行（フラッ
シュメモリの読み出し）することにより、センスアンプ
／書き込み回路、アドレスデコーダの動作マージンをＡ
／Ｄ変換器で測定できる効果がある。
源線の第２の電圧伝達手段と直列に第４の電圧伝達手段
を接続し、この両電圧伝達手段の接続中点をフラッシュ
メモリの電圧消費部に接続して構成したので、電源（Ｖ
ＡＭＰ、ＶＤＥＣ等）を外部から入力することができる
ため、設計値前後の電圧を入力しながらリード、イレー
ズベリファイ、プログラムベリファイ等を実行（フラッ
シュメモリの読み出し）することにより、センスアンプ
／書き込み回路、アドレスデコーダの動作マージンをＡ
／Ｄ変換器で測定できる効果がある。
【図１】 この発明の実施の形態１によるフラッシュメ
モリ内蔵マイコンの構成を示すブロック図である。
モリ内蔵マイコンの構成を示すブロック図である。
【図２】 実施の形態１におけるフラッシュ制御レジス
タの構成図である。
タの構成図である。
【図３】 この発明の実施の形態２によるフラッシュメ
モリ内蔵マイコンの構成を示すブロック図である。
モリ内蔵マイコンの構成を示すブロック図である。
【図４】 この発明の実施の形態３によるフラッシュメ
モリ内蔵マイコンの構成を示すブロック図である。
モリ内蔵マイコンの構成を示すブロック図である。
【図５】 この発明の実施の形態４によるフラッシュメ
モリ内蔵マイコンの構成を示すブロック図である。
モリ内蔵マイコンの構成を示すブロック図である。
【図６】 実施の形態４におけるフラッシュ制御レジス
タの構成図である。
タの構成図である。
【図７】 この発明の実施の形態５によるフラッシュメ
モリ内蔵マイコンの構成を示すブロック図である。
モリ内蔵マイコンの構成を示すブロック図である。
【図８】 この発明の実施の形態６による降圧回路の回
路図である。
路図である。
【図９】 この発明の実施の形態７によるフラッシュメ
モリ内蔵マイコンの構成を示すブロック図である。
モリ内蔵マイコンの構成を示すブロック図である。
【図１０】 この発明の実施の形態８によるフラッシュ
制御レジスタの構成図である。
制御レジスタの構成図である。
【図１１】 この発明の実施の形態９による電圧配線の
レイアウトパターン図である。
レイアウトパターン図である。
【図１２】 この発明の実施の形態１０よるフラッシュ
メモリ内蔵マイコンの構成を示すブロック図である。
メモリ内蔵マイコンの構成を示すブロック図である。
【図１３】 従来のフラッシュメモリ内蔵マイコンの構
成を示すブロック図である。
成を示すブロック図である。
【図１４】 トランスミッションゲートの構成を示す回
路図である。
路図である。
【図１５】 各コマンドと各電源電圧値の対応図であ
る。
る。
【図１６】 フラッシュメモリセルおよび周辺回路を示
すブロック図である。
すブロック図である。
１ マイコン（マイクロコンピュータ）、２ ＣＰＵ
（中央演算処理装置）、５ Ａ／Ｄ変換器、１０ フラ
ッシュメモリ、５０，５１，５２ トランスミッション
ゲート（第２の電圧伝達手段）、５３，５４ トランス
ミッションゲート（第３の電圧伝達手段）、８０，８
１，８ｎ トランスミッションゲート（第１の電圧伝達
手段）、９０ スイッチ、１５０，１５１，１５２ ト
ランスミッションゲート（第４の電圧伝達手段）、２１
０，２１１ 抵抗（電圧分圧素子）。
（中央演算処理装置）、５ Ａ／Ｄ変換器、１０ フラ
ッシュメモリ、５０，５１，５２ トランスミッション
ゲート（第２の電圧伝達手段）、５３，５４ トランス
ミッションゲート（第３の電圧伝達手段）、８０，８
１，８ｎ トランスミッションゲート（第１の電圧伝達
手段）、９０ スイッチ、１５０，１５１，１５２ ト
ランスミッションゲート（第４の電圧伝達手段）、２１
０，２１１ 抵抗（電圧分圧素子）。
Claims (11)
- 【請求項１】 マイクロコンピュータの入力端子とＡ／
Ｄ変換器のアナログ入力端子間に設けた遮断制御可能な
第１の電圧伝達手段と、フラッシュメモリ用電源線と前
記Ａ／Ｄ変換器のアナログ入力端子間に設けた遮断制御
可能な第２の電圧伝達手段と、通常動作モードでは前記
第１の電圧伝達手段をＯＮ、第２の電圧伝達手段をＯＦ
Ｆとし、前記フラッシュメモリ用電源線の電圧測定モー
ドでは前記第１の電圧伝達手段をＯＦＦ、第２の電圧伝
達手段をＯＮとし、前記Ａ／Ｄ変換器の変換結果の読み
出し制御を行うＣＰＵとを備えたフラッシュメモリ内蔵
マイクロコンピュータ。 - 【請求項２】 第１の電圧伝達手段の入力端子側に第２
の電圧伝達手段の出力端子を接続したことを特徴とする
請求項１記載のフラッシュメモリ内蔵マイクロコンピュ
ータ。 - 【請求項３】 第１の電圧伝達手段の入力端子と第２の
電圧伝達手段の出力端子間の接続路に設け該第１の電圧
伝達手段の近傍に配置した遮断制御可能な第３の電圧伝
達手段を備えたことを特徴とする請求項１記載のフラッ
シュメモリ内蔵マイクロコンピュータ。 - 【請求項４】 第１の電圧伝達手段の出力端子側に第３
の電圧伝達手段の出力端子を接続したことを特徴とする
請求項３記載のフラッシュメモリ内蔵マイクロコンピュ
ータ。 - 【請求項５】 第１の電圧伝達手段の入力端子側に第２
の電圧伝達手段の出力端子を専用の伝送路で接続したこ
とを特徴とする請求項１記載のフラッシュメモリ内蔵マ
イクロコンピュータ。 - 【請求項６】 第１の電圧伝達手段に近接して第２の電
圧伝達手段を配置したことを特徴とする請求項１記載の
フラッシュメモリ内蔵マイクロコンピュータ。 - 【請求項７】 マイクロコンピュータの入力端子とＡ／
Ｄ変換器のアナログ入力端子間に設けた遮断制御可能な
第１の電圧伝達手段と、フラッシュメモリ用電源線に２
つの電圧分圧素子を直列に接続しその電圧分圧素子の中
間をＡ／Ｄ変換器の入力端に接続した遮断制御可能な第
２の電圧伝達手段を含む降圧手段と、通常動作モードで
は前記第１の電圧伝達手段をＯＮ、前記第２の電圧伝達
手段をＯＦＦとし、前記フラッシュメモリ用電源線の電
圧測定モードでは前記第１の電圧伝達手段をＯＦＦ、前
記第２の電圧伝達手段をＯＮとし、前記Ａ／Ｄ変換器の
変換結果の読み出し制御を行うＣＰＵとを備えたフラッ
シュメモリ内蔵マイクロコンピュータ。 - 【請求項８】 Ａ／Ｄ変換器の外部トリガ入力端子から
のトリガと、フラッシュメモリ制御部のシーケンス回路
からのトリガ信号を選択するスイッチを設け、通常動作
モードでは前者のトリガが電圧測定モードでは後者のト
リガを選択することを特徴とする請求項１から請求項３
のうちのいずれか１項あるいは請求項５または請求項６
記載のフラッシュメモリ内蔵マイクロコンピュータ。 - 【請求項９】 フラッシュメモリ制御部のフラッシュ制
御レジスタにコマンド対応の電圧発生選択ビットを設け
たことを特徴とする請求項１から請求項３のうちのいず
れか１項あるいは請求項５または請求項６記載のフラッ
シュメモリ内蔵マイクロコンピュータ。 - 【請求項１０】 第２の電圧伝達手段の出力をＡ／Ｄ変
換器の入力端子に供給する伝送路の両側に配置した接地
線または電源線を備えたことを特徴とする請求項１から
請求項３のうちのいずれか１項あるいは請求項５または
請求項６記載のフラッシュメモリ内蔵マイクロコンピュ
ータ。 - 【請求項１１】 フラッシュメモリ用電源線の第２の電
圧伝達手段と直列に第４の電圧伝達手段を接続し、この
両電圧伝達手段の接続中点をフラッシュメモリの電圧消
費部に接続したことを特徴とする請求項１から請求項３
のうちのいずれか１項あるいは請求項５または請求項６
記載のフラッシュメモリ内蔵マイクロコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29299097A JP4229482B2 (ja) | 1997-10-24 | 1997-10-24 | フラッシュメモリ内蔵マイクロコンピュータ |
| US09/019,040 US6032221A (en) | 1997-10-24 | 1998-02-05 | Flash memory embedded microcomputer |
| KR1019980024037A KR100286187B1 (ko) | 1997-10-24 | 1998-06-25 | 플래쉬 메모리 내장 마이크로컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29299097A JP4229482B2 (ja) | 1997-10-24 | 1997-10-24 | フラッシュメモリ内蔵マイクロコンピュータ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008146940A Division JP2008210415A (ja) | 2008-06-04 | 2008-06-04 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134317A true JPH11134317A (ja) | 1999-05-21 |
| JP4229482B2 JP4229482B2 (ja) | 2009-02-25 |
Family
ID=17789054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29299097A Expired - Fee Related JP4229482B2 (ja) | 1997-10-24 | 1997-10-24 | フラッシュメモリ内蔵マイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6032221A (ja) |
| JP (1) | JP4229482B2 (ja) |
| KR (1) | KR100286187B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001202799A (ja) * | 1999-11-17 | 2001-07-27 | Motorola Inc | 回路内メモリ・アレイ・ビット・セル・スレシホルド電圧分布測定 |
| JP2012234591A (ja) * | 2011-04-28 | 2012-11-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
| WO2021002176A1 (ja) * | 2019-07-02 | 2021-01-07 | ローム株式会社 | 不揮発性記憶装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11203266A (ja) * | 1998-01-07 | 1999-07-30 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US6718407B2 (en) * | 1999-09-30 | 2004-04-06 | Intel Corporation | Multiplexer selecting one of input/output data from a low pin count interface and a program information to update a firmware device from a communication interface |
| KR100375217B1 (ko) * | 1999-10-21 | 2003-03-07 | 삼성전자주식회사 | 전기적으로 재기입 가능한 불휘발성 메모리를 구비하는마이크로컨트롤러 |
| JP2002269065A (ja) * | 2001-03-08 | 2002-09-20 | Mitsubishi Electric Corp | プログラム可能な不揮発性メモリを内蔵したマイクロコンピュータ |
| JP4049297B2 (ja) * | 2001-06-11 | 2008-02-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US7062738B1 (en) * | 2002-07-25 | 2006-06-13 | Taiwan Semiconductor Manufacturing Company | Flash memory compiler with flexible configurations |
| JP4653960B2 (ja) * | 2003-08-07 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | メモリカードおよび不揮発性メモリ混載マイコン |
| JP2005086108A (ja) * | 2003-09-10 | 2005-03-31 | Renesas Technology Corp | 半導体集積回路 |
| US9923570B2 (en) * | 2016-04-12 | 2018-03-20 | Microchip Technology Incorporated | Time-based delay line analog-to-digital converter with variable resolution |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2461301A1 (fr) * | 1978-04-25 | 1981-01-30 | Cii Honeywell Bull | Microprocesseur autoprogrammable |
| US5153853A (en) * | 1990-09-20 | 1992-10-06 | Sharp Kabushiki Kaisha | Method and apparatus for measuring EEPROM threshold voltages in a nonvolatile DRAM memory device |
| JPH05325580A (ja) * | 1992-05-28 | 1993-12-10 | Mitsubishi Electric Corp | 不揮発性メモリ |
| US5909397A (en) * | 1996-10-08 | 1999-06-01 | Texas Instruments Incorporated | Method and system for testing and adjusting threshold voltages in flash eeproms |
-
1997
- 1997-10-24 JP JP29299097A patent/JP4229482B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-05 US US09/019,040 patent/US6032221A/en not_active Expired - Lifetime
- 1998-06-25 KR KR1019980024037A patent/KR100286187B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001202799A (ja) * | 1999-11-17 | 2001-07-27 | Motorola Inc | 回路内メモリ・アレイ・ビット・セル・スレシホルド電圧分布測定 |
| JP2012234591A (ja) * | 2011-04-28 | 2012-11-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
| WO2021002176A1 (ja) * | 2019-07-02 | 2021-01-07 | ローム株式会社 | 不揮発性記憶装置 |
| US11923017B2 (en) | 2019-07-02 | 2024-03-05 | Rohm Co., Ltd. | Non-volatile storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990036538A (ko) | 1999-05-25 |
| KR100286187B1 (ko) | 2001-04-16 |
| US6032221A (en) | 2000-02-29 |
| JP4229482B2 (ja) | 2009-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5598368A (en) | Batch erasable nonvolatile memory device and erasing method | |
| KR960000619B1 (ko) | 일괄소거형의 불휘발성 반도체 기억장치 및 그의 구동제어회로 | |
| US5675540A (en) | Non-volatile memory system having internal data verification test mode | |
| US5930188A (en) | Memory circuit for performing threshold voltage tests on cells of a memory array | |
| US7529126B2 (en) | Nonvolatile memory device and semiconductor device | |
| US20020163840A1 (en) | Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device | |
| JPH076593A (ja) | 不揮発性半導体メモリ装置 | |
| JPH08321196A (ja) | 集積回路形式メモリの読出のための電流検出回路 | |
| JPH11134317A (ja) | フラッシュメモリ内蔵マイクロコンピュータ | |
| KR100334173B1 (ko) | 마이크로컴퓨터 | |
| JP3708912B2 (ja) | 半導体集積回路装置 | |
| US5651128A (en) | Programmable integrated circuit memory comprising emulation means | |
| US7154785B2 (en) | Charge pump circuitry having adjustable current outputs | |
| US5491662A (en) | Microcontroller memory cell current reading method | |
| JPH11297086A (ja) | 不揮発性半導体メモリおよびそれを内蔵した半導体集積回路並びにメモリの書込み時間調整方法 | |
| EP0714059A2 (en) | Method and apparatus for controlling memory operationsM | |
| JP3176827B2 (ja) | 集積回路装置および集積回路装置を試験する方法 | |
| JP3268732B2 (ja) | 不揮発性半導体メモリ | |
| US20070019480A1 (en) | Test circuitry and testing methods | |
| US5745411A (en) | Semiconductor memory device | |
| JP4148990B2 (ja) | エラー許容データのための不揮発性メモリデバイス | |
| JP2008210415A (ja) | データ処理装置 | |
| JP2007172743A (ja) | 記憶装置 | |
| JPH09306191A (ja) | 不揮発性半導体記憶装置 | |
| JPH10208499A (ja) | フラッシュメモリの検査方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041014 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070920 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080415 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080604 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081125 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081202 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |