CN109713892B - 一种电荷泵放电电路及其放电方法 - Google Patents

Abstract

一种电荷泵放电电路，包含：外界电路、电荷泵、负载电容、N个放电单元和解码电路；电荷泵、N个放电单元和解码电路均连接外界电路；电荷泵、N个放电单元分别连接负载电容；解码电路连接在外界电路和N个放电单元之间；外界电路发送第一使能信号，电荷泵向负载电容充电；外界电路发送第二使能信号，电荷泵停止工作，外界电路生成逻辑信号，解码电路解码该逻辑信号并生成M个使能信号为高的解码信号，另外N‑M个使能信号为低，分别对应驱动M个放电单元工作，释放负载电容的电能；一个解码信号对应驱动一个放电单元；当负载电容的负载值越大时，驱动的放电单元的个数M越多，且1≤M≤N。本发明能根据不同负载大小调节放电单元数量，节约芯片面积。

Description

一种电荷泵放电电路及其放电方法

技术领域

本发明涉及半导体集成电路技术领域，尤其是一种电荷泵放电电路及其放电方法。

背景技术

在存储器芯片中，在不同的工作模式下，电荷泵驱动的电容负载大小不一样，驱动电容小到fF,大到几十nF。故在放电过程中需要电路具有不同的放电能力；传统方案中，针对不同负载要求，设计多个独立的放电电路对应不同的应用，即在同一芯片中大负载需要一个放电能力强的放电电路，小负载时就设计一个放电能力弱的放电电路。驱动大负载时，利用放电能力强的放电电路；驱动小负载时，利用独立于大负载放电电路的放电电路(放电能力弱)，放电能力强的电路就闲置在一边。这种方案虽可以满足应用要求，但会导致电路面积过大，浪费芯片资源。

发明内容

本发明提供了一种利用同一个放电电路同时满足不同大小负载应用的放电方案。

为了达到上述目的，本发明提供了一种电荷泵放电电路，设置在芯片上，包含：外界电路、电荷泵、负载电容、N个放电单元和解码电路；所述电荷泵、N个放电单元和解码电路均连接外界电路；所述电荷泵、N个放电单元分别连接负载电容；所述解码电路连接在外界电路和N个放电单元之间；

外界电路发送第一使能信号，电荷泵开始工作，负载电容转换为充电状态，电荷泵向负载电容输出电压进行充电；且N个放电单元和解码电路不工作；

外界电路发送与第一使能信号相反的第二使能信号，电荷泵停止工作，负载电容转换为放电状态，外界电路根据负载电容的负载值生成逻辑信号，解码电路解码该逻辑信号并生成M个使能信号为高的解码信号，另外N-M个使能信号为低，分别对应驱动M个放电单元工作，接收负载电容的放电电流、释放负载电容的电能；

其中，当负载电容的负载值越大时，驱动的放电单元的个数M越多，且1≤M≤N。

放电单元的数量N满足，N＝2^a+1，a为自然数。

所述逻辑信号是长度为a+1个bit的二进制值；M的大小等于所述逻辑信号的十进制值加1。

所述解码信号是一个长度为N个bit的二进制值，该二进制值中有且只有M个bit位为1，其他bit位均为0；当该二进制值的第i个bit位为1时，解码电路据此生成高电平的使能信号en＜i＞，驱动第i个放电单元工作。

所述解码信号包括N个长度均为N个bit的二进制值，每个二进制值对应驱动一个放电单元，每个二进制值中有且只有1个bit位为1，其他bit位均为0，且每个二进制值的非零bit位均不同；当二进制值的第i个bit位为1时，解码电路据此生成高电平的使能信号en＜i＞，驱动第i个放电单元工作。

所述第一使能信号为高电平信号，所述第二使能信号为低电平信号。

一种电荷泵放电方法，采用本发明所述的放电电路实现的，包含步骤：

S1、检查本发明的放电单元的数量，保证放电单元的数量N满足N＝2^a+1，a为自然数；

S2、外界电路发送第一使能信号，N个放电单元和解码电路均不工作；电荷泵向负载电容充电；

S3、外界电路发送第二使能信号，电荷泵停止工作，负载电容转换为放电状态；外界电路根据负载电容的负载值生成逻辑信号，逻辑信号是长度为a+1个bit的二进制值；

S4、解码电路根据逻辑信号生成M个使能信号为高的解码信号，另外N-M个使能信号为低，驱动M个放电单元接收负载电容的放电电流、释放负载电容的电能；其中，M的大小等于所述逻辑信号的十进制值加1，1≤M≤N；且当负载电容的负载越大时，驱动的放电单元的个数M越多。

其中，所述S4中的解码信号是一个长度为N个bit的二进制值，该二进制值中有且只有M个bit位为1，其他bit位均为0；当该二进制值的第i个bit位为1时，解码电路据此生成高电平的使能信号en＜i＞，驱动第i个放电单元工作。

其中，所述S4中的解码信号包括N个长度均为N个bit的二进制值，每个二进制值对应驱动一个放电单元，每个二进制值中有且只有1个bit位为1，其他bit位均为0，且每个二进制值的非零bit位均不同；当二进制值的第i个bit位为1时，解码电路据此生成高电平的使能信号en＜i＞，驱动第i个放电单元工作。

所述第一使能信号为高电平信号，所述第二使能信号为低电平信号。

与现有技术相比，本发明的电荷泵放电电路可以满足在不同负载下的放电需求，改变了必须根据不同的负载提供不同的放电电路的现状。本发明的放电电路可以根据负载大小，自动从所有放电单元中选取若干个放电单元进行放电。本发明的电荷泵放电电路放电快速、安全，并且大大节约了芯片占用面积，节约了资源。

附图说明

为了更清楚地说明本发明技术方案，下面将对描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图：

图1是本发明的电荷泵放电电路结构示意图；

图2是本发明的应用实施例中采用不同数量的放电单元进行放电效果示意图；

图3是本发明的应用实施例中各工作信号的时序图。

图中：1、电荷泵；2、负载电容；3、解码电路；4、放电单元；5、外界电路。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明提供了一种电荷泵放电电路，设置在芯片上，包含：外界电路5、电荷泵1、负载电容2、N个放电单元4和解码电路3。其中N满足，N＝2^a+1，a为自然数。

所述电荷泵1、N个放电单元4和解码电路3均连接外界电路5，根据外界电路5发送的第一使能信号和第二使能信号改变各自的工作状态；电荷泵1、N个放电单元4还分别连接负载电容2；解码电路3连接设置在外界电路5和N个放电单元4之间。所述第一使能信号为高电平信号，所述第二使能信号为低电平信号。如图1所示，pe为外界电路生成的使能信号，当pe为高电平信号(即pe由低变高)时，外界电路5发送的是第一使能信号；当pe为低电平信号(即pe由高变低)时，外界电路5发送的是第二使能信号。

如图3所示，外界电路5发送的pe使能信号为高电平信号时，电荷泵1自动启动开始工作，向负载电容2输出电压，负载电容2转换为充电状态并直至输出电压Vout稳定，此时放电单元4和解码电路3均不工作。如图1所示，电荷泵1通过连线net_out向负载电容2充电。

如图3所示，外界电路5发送的pe使能信号为低电平信号时，电荷泵1自动关闭停止工作，负载电容2转换为放电状态；同时外界电路5根据负载电容2的负载值进行编码生成逻辑信号，解码电路3根据该逻辑信号判断所要驱动的放电单元4的数量M，并对应生成M个使能信号为高的解码信号(另外N-M个使能信号为低，所对应的N-M个放电单元4未被驱动)，以驱动M个不同的放电单元4。被驱动的放电单元4工作，接收负载电容2的放电电流，释放负载电容2的电能，直至输出电压Vout达到0V。

具体的，在不同的应用模式下，电荷泵1需要驱动的负载电容2的大小是不同的(一般负载电容2的负载值在十几pF到几十nF之间)，故在外界电路5使能芯片处于不同的应用模式时，对应的负载电容2的大小也相应在变化。根据负载电容2不同的负载值，外界电路5对应输出的逻辑信号也不同，从而解码电路3输出的解码信号中的高电平使能信号的个数也不同，所驱动的参与放电工作的放电单元4的个数也不同。并且，当负载电容2的负载越大时，解码电路3输出的解码信号中的高电平使能信号、以及对应驱动的放电单元4的个数也越多。

如图1所示，Vout表示负载电容2的输出电压，Discen＜a:0＞表示外界电路5生成的逻辑信号，Discen＜a:0＞是长度为a+1个bit的二进制值。在本发明的实施例中，a＝1,N＝4，即放电单元4的个数为4个，则外界电路5生成的逻辑信号Discen＜1:0＞可以是二进制的00、01、10、11中的任意一个值。外界电路5根据负载电容2的负载值调整逻辑信号Discen＜a:0＞的大小。当负载值越高时，逻辑信号Discen＜a:0＞的值也越大。

解码电路3根据逻辑信号Discen＜a:0＞判定所要驱动的放电单元4的数量M。M的大小等于所述逻辑信号Discen＜a:0＞的十进制值加1，且满足1≤M≤N。在本发明的实施例中，逻辑信号Discen＜1:0＞与被驱动工作的放电单元4的个数的对应关系，如下述表一所示。

表一、Discen＜1:0＞与被驱动的放电单元个数的对应关系

解码电路3解码所述逻辑信号，并生成M个使能信号为高(N-M个使能信号为低)的解码信号；解码电路3根据所述解码信号驱动所述N个放电单元4中的M个放电单元4工作。

所述的解码信号是一个长度为N个bit的二进制值，该二进制值中有且只有M个bit位为1，其他所有bit位均为0；当该二进制值的第i个bit位为1时，解码电路3据此生成高电平的使能信号en＜i＞，驱动第i个放电单元4工作，其中1≤i≤N。

在本发明的一个优选实施例中，N＝4，即共有4个放电单元，则a＝1。当外界电路5生成的逻辑控制信号Discen＜1:0＞＝10(二进制值)时，根据表一可得M＝3，即需要驱动3个放电单元4工作。此时，解码电路3生成的解码信号是一个长度为4bit的二进制值1110，其中第1bit位，第2bit位和第3bit位均为1，因此对应生成高电平的3个使能信号en＜1＞、en＜2＞、en＜3＞，通过所述使能信号分别驱动第一放电单元、第二放电单元、第三放电单元工作。

或者，所述的解码信号包括N个长度均为N个bit的二进制值，每个二进制值对应驱动一个放电单元，每个二进制值中有且只有1个bit位为1，其他所有bit位均为0，且每个二进制值的非零bit位均不同。当二进制值的第i个bit位为1时，解码电路3据此生成高电平的使能信号en＜i＞，驱动第i个放电单元4工作，其中1≤i≤N。

在本发明的一个优选实施例中，N＝4，即共有4个放电单元，则a＝1。当外界电路5生成的逻辑控制信号Discen＜1:0＞＝10(二进制值)时，根据表一可得M＝3，即需要驱动3个放电单元4工作。此时，解码电路3生成的解码信号包括3个二进制值，这3个二进制值可以是1000、0100、0010、0001中的任意3个值。例如，解码电路3生成了1000、0100、0010共3个二进制值的解码信号，解码电路3根据每个二进制值中的非零bit位的位置，对应生成3个使能信号en＜1＞、en＜2＞、en＜3＞，通过所述使能信号分别驱动第一放电单元、第二放电单元、第三放电单元工作。

如图3所示，以上述实施例为例，为本发明中产生的各工作信号(使能信号、解码信号、逻辑信号、Vout)的时序图。其中，当使能信号pe为高时，电荷泵1开始工作，向负载电容2输出负压直至Vout达到稳定；当使能信号pe为低时，电荷泵1停止工作，通过第一放电单元、第二放电单元、第三放电单元释放负载电容2的电能，因此解码电路3根据解码信号生成的3个使能信号en＜1＞、en＜2＞、en＜3＞也均为高电平，Vout放电后达到0V。

并且，如图3所示，在分别有1个、2个、3个或4个放电单元参与放电的不同情况下，Vout的放电时间也不同，且参与的放电单元越多时，Vout的放电速度越快，即达到0V的时间越短。

一种电荷泵放电方法，采用本发明所述的放电电路实现的，包含步骤：

S1、检查本发明的放电单元4的数量，保证放电单元4的数量N满足N＝2^a+1，a为自然数；

S2、外界电路5发送第一使能信号(高电平信号)，N个放电单元4和解码电路3均不工作；电荷泵1向负载电容2充电；

S3、外界电路5发送第二使能信号(低电平信号)，电荷泵1停止工作，负载电容2转换为放电状态；外界电路5根据负载电容2的负载值生成逻辑信号，逻辑信号是长度为a+1个bit的二进制值；

S4、解码电路3根据逻辑信号生成M个使能信号为高(N-M个使能信号为低)的解码信号，驱动M个放电单元4接收负载电容2的放电电流、释放负载电容2的电能，直到负载电容2的电压值为0；其中，M的大小等于所述逻辑信号的十进制值加1，1≤M≤N；且当负载电容2的负载越大时，驱动的放电单元4的个数M越多。

其中，所述S4中的解码信号是一个长度为N个bit的二进制值，该二进制值中有且只有M个bit位为1，其他bit位均为0；当该二进制值的第i个bit位为1时，解码电路3据此生成高电平的使能信号en＜i＞，驱动第i个放电单元4工作，其中1≤i≤N。

其中，所述S4中的解码信号包括N个长度均为N个bit的二进制值，每个二进制值对应驱动一个放电单元，每个二进制值中有且只有1个bit位为1，其他bit位均为0，且每个二进制值的非零bit位均不同；当二进制值的第i个bit位为1时，解码电路3据此生成高电平的使能信号en＜i＞，驱动第i个放电单元4工作，其中1≤i≤N。

本发明可以对不同负载的负载电容放电，根据负载电容的负载大小选择放电单元的个数。当负载电容的负载越大时，解码电路输出的解码信号、以及驱动的放电单元的个数也越多。如图2所示，显然参与工作的放电单元的个数越多时，放电时间越短，放电效果也越好。

与现有技术相比，本发明的电荷泵放电电路可以满足在不同负载下的放电需求，改变了必须根据不同的负载提供不同的放电电路的现状。本发明的放电电路可以根据负载大小，自动从所有放电单元中选取若干个放电单元进行放电。本发明的电荷泵放电电路放电快速、安全，并且大大节约了芯片占用面积，节约了资源。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (8)

1.一种电荷泵放电电路，设置在芯片上，其特征在于，包含：外界电路、电荷泵、负载电容、N个放电单元和解码电路；所述电荷泵、N个放电单元和解码电路均连接外界电路；所述电荷泵、N个放电单元分别连接负载电容；所述解码电路连接在外界电路和N个放电单元之间；

外界电路发送第一使能信号，电荷泵开始工作，负载电容转换为充电状态，电荷泵向负载电容输出电压进行充电；且N个放电单元和解码电路不工作；

外界电路发送与第一使能信号相反的第二使能信号，电荷泵停止工作，负载电容转换为放电状态，外界电路根据负载电容的负载值生成逻辑信号，解码电路解码该逻辑信号并生成M个使能信号为高的解码信号，另外N-M个使能信号为低，分别对应驱动M个放电单元工作，接收负载电容的放电电流、释放负载电容的电能；

其中，当负载电容的负载值越大时，驱动的放电单元的个数M越多，且1≤M≤N；

其中，放电单元的数量N满足，N＝2^a+1，a为自然数；

其中，所述逻辑信号是长度为a+1个bit的二进制值；M的大小等于所述逻辑信号的十进制值加1。

2.如权利要求1所述的电荷泵放电电路，其特征在于，所述解码信号是一个长度为N个bit的二进制值，该二进制值中有且只有M个bit位为1，其他bit位均为0；当该二进制值的第i个bit位为1时，解码电路据此生成高电平的使能信号en＜i＞，驱动第i个放电单元工作。

3.如权利要求1所述的电荷泵放电电路，其特征在于，所述解码信号包括N个长度均为N个bit的二进制值，每个二进制值对应驱动一个放电单元，每个二进制值中有且只有1个bit位为1，其他bit位均为0，且每个二进制值的非零bit位均不同；当二进制值的第i个bit位为1时，解码电路据此生成高电平的使能信号en＜i＞，驱动第i个放电单元工作。

4.如权利要求1所述的电荷泵放电电路，其特征在于，所述第一使能信号为高电平信号，所述第二使能信号为低电平信号。

5.一种电荷泵放电方法，采用如权利要求1～4任一所述的放电电路实现的，其特征在于，包含步骤：

S1、检查本发明的放电单元的数量，保证放电单元的数量N满足N＝2^a+1，a为自然数；

S2、外界电路发送第一使能信号，N个放电单元和解码电路均不工作；电荷泵向负载电容充电；

S3、外界电路发送第二使能信号，电荷泵停止工作，负载电容转换为放电状态；外界电路根据负载电容的负载值生成逻辑信号，逻辑信号是长度为a+1个bit的二进制值；

S4、解码电路根据逻辑信号生成M个使能信号为高的解码信号，另外N-M个使能信号为低，驱动M个放电单元接收负载电容的放电电流、释放负载电容的电能；其中，M的大小等于所述逻辑信号的十进制值加1，1≤M≤N；且当负载电容的负载越大时，驱动的放电单元的个数M越多。

6.如权利要求5所述的电荷泵放电方法，其特征在于，所述S4中的解码信号是一个长度为N个bit的二进制值，该二进制值中有且只有M个bit位为1，其他bit位均为0；当该二进制值的第i个bit位为1时，解码电路据此生成高电平的使能信号en＜i＞，驱动第i个放电单元工作。

7.如权利要求5所述的电荷泵放电方法，其特征在于，所述S4中的解码信号包括N个长度均为N个bit的二进制值，每个二进制值对应驱动一个放电单元，每个二进制值中有且只有1个bit位为1，其他bit位均为0，且每个二进制值的非零bit位均不同；当二进制值的第i个bit位为1时，解码电路据此生成高电平的使能信号en＜i＞，驱动第i个放电单元工作。

8.如权利要求5所述的电荷泵放电方法，其特征在于，所述第一使能信号为高电平信号，所述第二使能信号为低电平信号。

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