JP2014059944A - チャージポンプを有するｎｖｍおよびその方法 - Google Patents

Abstract

【課題】チャージポンプを有するＮＶＭおよびその方法を提供する。
【解決手段】不揮発性メモリデバイスは、メモリセルのアレイと、メモリセルに結合されるチャージポンプとを備える。チャージポンプは、第１の電圧をメモリセルに提供するためのバイパスモード、第１の電圧をメモリセルに提供するためのプログラムモードおよび第１の電圧のものと反対の極性を有する第２の電圧を提供するための消去モードにより動作するように動的に再構成可能である。
【選択図】図１

Description

本開示は、一般に不揮発性メモリ（ＮＶＭ）に関し、より具体的には、ＮＶＭにおけるチャージポンプの使用に関する。

半導体には一般にスケーリングが行われることが期待される。スケーリングによって、所与のサイズの半導体デバイスに対してより多くの機能が提供され、また所与の機能に対する電力が低減される。スケーリングは、所与の特徴部の寸法（ゲート寸法および層厚等）の低減に関係する。これらの寸法が低減するにつれて、たとえば、電源電圧の低下など、絶縁破壊電圧の問題がより大きくなる。したがって、絶縁破壊電圧の問題によって寸法の低減が制限されることがある。不揮発性メモリ（ＮＶＭ）の場合、プログラミングおよび消去に十分な電圧が必要とされ、そのような電圧は、寸法を低減可能な割合と同じ割合では低減しない場合がある。したがって、ＮＶＭのスケーリングは一般に汎用トランジスタのスケーリングよりも遅れている。

特許文献１にはチャージポンプについての記載がある。
したがって、ＮＶＭにおいてさらなるスケーリングを提供することが必要とされている。

米国特許第５３０６９５４号明細書

チャージポンプを有するＮＶＭおよびその方法を提供する。

システムは不揮発性メモリ（ＮＶＭ）を備え、このＮＶＭは、グランドに対して負の電圧をＮＶＭの制御ゲートに印加することによって消去される。これは、制御ゲートの下の電荷蓄積層の外へ電子を駆動する効果を有する。プログラミング中、正の電源電圧よりも大きい電圧がチャージポンプによって提供される。消去中にＮＶＭの制御ゲートに印加される負電圧の生成にも同じチャージポンプが使用される。これは、ＮＶＭセルに利用されるナノ結晶において制御ゲートとナノ結晶との間の誘電体層の厚さがナノ結晶の最大直径未満であるときに特に有益である。これは、図面および以下の記載を参照することによってより良好に理解される。

一実施形態による不揮発性メモリ（ＮＶＭ）を有するシステムのブロック図。 図１のＮＶＭの一部分において使用される例示的なチャージポンプの回路図。 図１のシステムのプログラミング方法のフロー図。 図３の方法の一部における、図２の例示的なチャージポンプのモードを示す図。 同プログラミング方法における２つの信号を示すグラフ図。 図１のシステムの消去方法のフロー図。 図６の方法の一部における、図２の例示的なチャージポンプのモードを示す図。 同消去方法における信号を示すグラフ図。 図１のＮＶＭにおいて使用され得るＮＶＭメモリセルの一部の断面図。

本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも縮尺に応じて描かれてはいない。

図１では、論理制御およびレジスタを提供するフラッシュ・メモリ・ユニット１４に結合されるシステム・オン・チップ（ＳＯＣ）回路１２と、フラッシュ・メモリ・ユニット１４に結合されるフラッシュ・アナログ・ブロック１６と、フラッシュ・アナログ・ブロック１６、フラッシュ・メモリ・ユニット１４、およびＳＯＣ回路１２に結合されるフラッシュ・アレイ・コア１８とを備えるシステムが示されている。調整ブロック１６は、調整器２０と、バンドギャップおよび電流基準Ｉｒｅｆ２２と、電圧ポンプ２４とを備える。電圧ポンプ２４は、段２６，２８，３０，３２と、調整器３４とを備える。段２６，２８，３０，３２は直列接続されている場合として図示されているが、必要に応じて他の構成が実装されてもよい。調整器２０は、読出レベル、消去検証レベル、およびプログラム検証レベルをフラッシュ・アレイ・コア１８に提供する。バンドギャップおよび電流基準Ｉｒｅｆ２２は、電流基準Ｉｒｅｆをフラッシュ・アレイ・コア１８に提供する。電圧ポンプ２４は、高電圧、中間電圧、および負電圧のうちの１つ以上をフラッシュ・アレイ・コア１８に提供する。フラッシュ・アレイ・コア１８は、例示的なメモリセル４０を備える複数のメモリセルを有するメモリアレイ３８と、ＳＯＣ１２に結合される部分である読出パス３６とを備える。メモリセル４０等の各メモリセルは、複数のナノ結晶１０６の上の制御ゲートＣＧ、ソースＳＲＣ、ドレイン、および選択ゲートＳＧを備える。フラッシュ・メモリ・ユニット１４は、プログラミング、消去、および読出を含め、フラッシュ・アレイ・コア１８を制御する。

図２では、段２６，２８，３０，３２に直列と、並列と、直列および並列の組み合わせとのうちの少なくとも１つにより配置される、ポンプセルのほとんどの点では例示的であるポンプセル４２が示されている。ポンプセル４２は、キャパシタ４４と、スイッチ４６，４８，５０，５２，５４，５６とを備える。スイッチ４６は第１の端子と第２の端子とを有し、第１の端子は電源入力（供給入力）４３に接続されている。スイッチ４８は第１の端子と第２の端子とを有し、第１の端子は電源入力４３に接続されている。キャパシタ４４は、スイッチ４６の第２の端子に接続される第１の端子と、スイッチ４８の第２の端子に接続される第２の端子とを有する。スイッチ５０は、キャパシタ４４の第２の端子に接続される第１の端子を有する。スイッチ５２は、キャパシタ４４の第１の端子に接続される第１の端子と、正出力端子５３に接続される第２の端子とを有する。スイッチ５４は、キャパシタ４４の第２の端子に接続される第１の端子と、負出力端子５５に結合される第２の端子とを有する。スイッチ５４およびスイッチ５６ならびに負出力５５は、段２６，２８，３０のポンプセル４２には存在しなくてもよい。最後のポンプ段３２は、本明細書に記載のような制御信号を受信して、極性反転および負出力５５をイネーブルする。ポンプセル４２は、電源入力４３において供給される電圧よりも大きい大きさを有する電圧を提供するべく使用される。キャパシタ４４は、安定キャパシタ４４とも呼ばれ、チャージポンプ２４のほとんどの回路素子と比較して相対的に面積が大きい。たとえば、段２６，２８，３０，３２の安定キャパシタ４４の面積の合計は、チャージポンプ２４の総面積の半分よりも大きい場合がある。

図３では、工程６１，６２，６３，６４，６５，６６，６７，６８を有するプログラミング方法６０が示されている。工程６１は安定な状態であるアイドル工程であり、プログラム、消去、または読出は行われない。電圧ポンプ２４は、工程６２において、単に電源電圧（電源入力４３に存在し得る）をすべてのポンプセル４２に対しノード５３における正出力として渡すように構成される。工程６３では、チャージポンプ２４の段２６，２８，３０，３２を構成する各ポンプセル４２のスイッチ４６，５０，５２を閉じ、スイッチ４８および５６を開くことによって、ＶＤＤとも呼ばれる電源電圧が、メモリアレイ３８に通される。工程６４では、すべてのアドレスデコードが実行され、いずれのセルをプログラムすべきであるかが識別される。工程６５では、段２６，２８，３０，３２のうち、プログラミング電圧を提供するために必要な段が起動され、これはオンにすると呼ばれる場合もある。これにより、図５に示すように電圧ＨＶおよびＭＶが生成される。プログラムされるべきセルごとに、電圧ＨＶは制御ゲートに印加され、電圧ＭＶはソースＳＲＣに印加される。図５に示すようにＨＶおよびＭＶのパルスが生成され、プログラミングをすべく選択されたメモリセルに印加された後、工程６６では、段２６，２８，３０，３２がオフにされて、図５に示すように、ＭＶおよびＨＶのピークからの第１の低減として示されるように、ＭＶおよびＨＶの放電が開始する。工程６７では、ＨＶおよびＭＶの放電が完了し、これにより、ＨＶおよびＭＶは工程６１のアイドル時のレベルに戻る。この時点において、工程６８のアイドルに至る。

例示的なポンプセル４２の動作について、ポンプがアクティブであるときの工程６５の場合を図４に示す。スイッチ５６およびスイッチ５４は工程６５中には開いている。スイッチ４６およびスイッチ４８は交替で開閉する。スイッチ５０は、スイッチ４６が閉じているときは閉じ、スイッチ４８が閉じているときは開く。スイッチ５６は、スイッチ４６が閉じているときは開き、スイッチ４８が閉じているときは閉じる。これは、チャージポンプ２４の段としてのポンプセル４２に共通のチャージポンプ２４の動作である。

図６では、工程７１，７２，７３，７４，７５，７６，７７，７８，７９，８０，８１，８２，８３を有する消去方法７０が示されている。図７では、消去に使用するための例示的なポンプセル４２が示されている。工程７１は、プログラム、消去、または読出が行われていない、工程６１および工程６８のようなアイドル工程である。工程７２は、チャージポンプ２４の段２６，２８，３０を構成する各ポンプセル４２のスイッチ４６，５０，５２を閉じ、スイッチ４８およびスイッチ５６を開くことによって、ノード５７においてＶＤＤを確立する。しかしながら、正電圧をメモリアレイ３８に通すことを回避するために、スイッチ５２はポンプの段３２では開いたままにされる。工程７３では、スイッチ４６，５０，５２が開かれ、段３２である最後の段のみにおいて、スイッチ５４およびスイッチ５６が閉じられる。スイッチ５６およびスイッチ５４を除くすべてのスイッチが開くことによって、負出力端子５５における出力が、正出力端子５３において提供される出力と反対の極性になり、大きさは実質的に同じになり、したがっておよそ−ＶＤＤになる。端子５５におけるこの負電圧は、その後、アレイ３８に結合され、消去の対象とする複数のメモリセル４０に関するセクタ位置に対するアドレスによってデコードされる。これは図８で工程７４において示されている。負電圧はアレイ３８に結合されたいくらか後に上昇することになる。負電圧がアレイ３８に供給された後、工程７５では、最後の段３２の安定キャパシタ４４は、工程７５においてスイッチ５０およびスイッチ４６が閉じられ、残りのスイッチが開かれることによって、安定キャパシタ４４の充電状態に戻される。この場合、キャパシタ４４はＶＤＤに充電される。その後、工程７６では、高電圧ポンピングをオンにしてスイッチ４６およびスイッチ５０が開き、スイッチ４８が閉じるようにすることによって、キャパシタ４４はＶＤＤよりも高い電圧に充電される。最後のポンプの段３２におけるキャパシタ４４にかかる所望の電圧が、直列に接続される各チャージポンプ２４の段の電源入力４３において供給される電圧の２倍に達するまで、スイッチの開状態および閉状態は交互に切り替わることができる。工程７７では、スイッチ４６およびスイッチ４８を開いているように構成することによって、最後のチャージポンプ２４の段３２に対するポンプセル４２の安定キャパシタ４４が接続切断されており、スイッチ５０が開かれることと、スイッチ５４およびスイッチ５６が閉じられることとによってキャパシタ電圧が反転される。したがって、端子５５は、負電圧である目標の消去電圧（Ｖｅｒｓ）を有する。一実施形態では、工程７７中、ポンプの段２６，２８，３０は、ポンプの段３２において使用されるポンプセル４２に対する入力電圧４３を維持するチャージポンプ２４として動作していてもよく、この電圧は調整され得る。その後、工程７８では、目標の消去の大きさにある負電圧出力が、消去に使用するべくアレイ３８に結合される。目標の大きさにあるこの負電圧は、図８で工程７８において示されている。工程７９では、最後のポンプの段３２においてスイッチ５４およびスイッチ５６が開かれ、スイッチ４６およびスイッチ５０が閉じられる。工程８０では、工程７２のようにすべての段においてポンピングがオフにされる。工程８１では、その後、負出力端子５５において−ＶＤＤを提供すべく、スイッチ４６およびスイッチ５０を開き、スイッチ５４およびスイッチ５６を閉じることによって、工程７３および工程７４が反復される。図８に示すように、これは、工程８１において消去信号が−ＶＤＤで供給されることを示している。これは消去パルスの一部として継続し、工程８２では、アドレスデコードがアサート停止され、これにより、アイドル電圧がアレイ３８に送られ、セル４０等のすべてのセルが選択解除される。工程８３により、チャージポンプ２４がアイドル構成に戻る。

図９では、メモリセル４０であってもよい例示的なメモリセルの部分１００が示されている。これは、制御ゲート１０２と、制御ゲート１０２の下の誘電体層１０４と、誘電体層１０４内にあるナノ結晶１０６であって、底部誘電体層１１０の上にあるナノ結晶１０６とを示している。ナノ結晶１０８はナノ結晶１０６の一例のナノ結晶である。ナノ結晶１０６同士は異なる直径を有し得るが、一例の直径ｄを示す。直径ｄは、誘電体１０４の上面から距離ｔを有する。本明細書に記載のような消去をすべく、ナノ結晶１０６の外へ電子を駆動し、これによりメモリセル４０を消去する負電圧であって、図８の負パルスの形状の負電圧が制御ゲート１０２に印加される。この消去様式は、直径ｄがナノ結晶１０６の上の誘電体１０４の厚さｔよりも大きいときは、消去するために正電圧を制御ゲート１０２に印加するよりも効率的である。したがって、同等な消去速度を達成するために使用する電圧をより低くすることができ、これにより、動作の電力がより低くなり、チャージポンプ２４がより小さくなり、消去に関与するトランジスタの多くについて絶縁破壊要件がより低くなる。ホットキャリア注入がプログラミングに利用可能である従来のＮＶＭの実施態様では、プログラミングのための電圧は一般に消去に必要とされるよりも低い。したがって、消去電圧の低減によって、チャージポンプ２４の再使用であって、面積の不利な点を最小にして正および負電圧の両方を供給する再使用が可能になる。特に、段３２の安定キャパシタ４４は、最後のポンプの段において高い正電圧を生成するために使用される同じキャパシタが、負電圧の生成に使用される同じキャパシタであるという点で、再使用される。

ここまでで、不揮発性メモリデバイスを動作させる方法であって、不揮発性メモリデバイスに結合されたチャージポンプを、プログラム動作中には第１の極性の第１の電圧を生成し、消去動作中には第２の極性の第２の電圧を生成するように構成する工程を備え、第２の電圧の大きさは第１の電圧の大きさ以下である、方法が提供されたことを諒解されたい。方法は、不揮発性メモリデバイスが複数のメモリセルを備え、メモリセルの各々は底部誘電体層と、底部誘電体層上に配置された複数の薄膜ストレージ（ＴＦＳ）電荷蓄積要素と、電荷蓄積要素の上に形成された頂部誘電体層とを備えてもよく、頂部誘電体層の厚さがＴＦＳ電荷蓄積要素の直径よりも小さいことをさらに特徴としてもよい。方法は、安定キャパシタの充電状態中はバイパスモードで第１の電圧を出力するようにチャージポンプを構成する工程をさらに備えてもよく、安定キャパシタはチャージポンプの一部であり、チャージポンプはキャパシタの充電状態中にはメモリセルに接続される。方法は、チャージポンプの安定キャパシタが第１の電圧に充電されるとき、第１の電圧の第１の極性を第２の電圧の第２の極性に反転させるようにチャージポンプを構成する工程をさらに備えてもよい。方法は、第２の電圧を複数のメモリセルの一部に導くようにチャージポンプを構成する工程をさらに備えてもよい。方法は、消去動作中、安定キャパシタの充電状態中には第２の電圧を出力するようにチャージポンプを構成する工程をさらに備えてもよく、安定キャパシタはチャージポンプの一部であり、チャージポンプはキャパシタの充電状態中にはメモリセルに接続されない。方法は、チャージポンプの複数のスイッチを、プログラム動作のための第１の構成と、消去動作のための第２の構成とにより動作させる工程をさらに備えてもよい。方法は、チャージポンプの複数のスイッチを、バイパスモードのための第３の構成により動作させる工程をさらに備えてもよく、バイパスモードでは、第１の電圧が不揮発性メモリデバイスのメモリセルのうちの少なくともいくつかに提供される。方法は、プログラム動作中、チャージポンプの複数のポンプの段が、中間電圧をメモリセルのソース電極に提供し、第１の電圧をメモリセルの制御ゲートに提供するように動作することをさらに特徴としてもよい。

不揮発性メモリデバイスであって、複数のメモリセルを備え、メモリセルの各々は底部誘電体層と、底部誘電体層上に配置された複数の薄膜ストレージ（ＴＦＳ）電荷蓄積要素と、電荷蓄積要素の上に形成された頂部誘電体層とを備え、頂部誘電体層の厚さは電荷蓄積要素の直径よりも小さい、不揮発性メモリデバイスも開示される。不揮発性メモリデバイスは、メモリセルに結合されたチャージポンプをさらに備え、チャージポンプはプログラム動作中には第１の極性の第１の電圧を生成し、消去動作中には第２の極性の第２の電圧を生成し、第２の電圧の大きさは第１の電圧の大きさ以下である。不揮発性メモリデバイスは、チャージポンプが複数のチャージポンプセルを備え、各チャージポンプセルは、安定キャパシタと、安定キャパシタの一つの側に並列に結合された第１のスイッチおよび安定キャパシタの別の側に並列に結合された第２のスイッチであって、プログラム動作中にはメモリセルに第１の電圧を伝導するべく閉じられる、第１のスイッチおよび第２のスイッチとをさらに特徴とする。不揮発性メモリデバイスは、チャージポンプセルの各々が、グランドと安定キャパシタとの間に直列に結合される第３のスイッチと、グランドと安定キャパシタとの間に直列に結合される第４のスイッチとをさらに備え、プログラム動作中、第３のスイッチは開いており、第５のスイッチがクロック信号に基づいており、第５のスイッチは電源電圧（供給電圧）と安定キャパシタの負端子との間に結合されており、消去動作の一部において、第１のスイッチおよび第３のスイッチは制御信号に基づいて動作し、第４のスイッチは開いていることをさらに特徴とする。不揮発性メモリデバイスは、第３のスイッチが消去動作中、第１のスイッチと反対に動作することをさらに特徴とする。不揮発性メモリデバイスは、チャージポンプセルの各々が、安定キャパシタと並列に結合される第６のスイッチをさらに備え、消去動作中、第２の電圧をメモリセルに伝導するために第２のスイッチは開いており、第６のスイッチは閉じていることをさらに特徴とする。不揮発性メモリデバイスは、プログラム動作中、第４のスイッチおよび第５のスイッチはクロック信号に基づいて動作することをさらに特徴とする。不揮発性メモリデバイスは、第６のスイッチがプログラム動作中、第４のスイッチと反対に動作することをさらに特徴とする。

不揮発性メモリデバイスであって、メモリセルのアレイと、メモリセルに結合されるチャージポンプとを備え、チャージポンプは、第１の電圧をメモリセルに提供するためのバイパスモード、第１の電圧をメモリセルに提供するためのプログラムモード、および、第１の電圧の極性と反対の極性を有する第２の電圧を提供するための消去モードにより動作するように動的に再構成可能である、不揮発性メモリデバイスも開示される。不揮発性メモリデバイスは、チャージポンプが、電源電圧を中間電圧および第１の電圧まで連続して増大させる複数のチャージポンプの段を備えることをさらに特徴としてもよい。不揮発性メモリデバイスは、第１の電圧の大きさが第２の電圧の大きさ以下であることをさらに特徴としてもよい。不揮発性メモリデバイスは、メモリセルが薄膜ストレージメモリセルであり、プログラムモード中、メモリセルのうちの少なくともいくつかのメモリセルのソース電極に中間電圧が提供され、メモリセルのうちの少なくともいくつかのメモリセルの制御ゲートに第１の電圧が提供されることをさらに特徴としてもよい。

本発明を実装する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から構成されているため、本発明の基礎となる概念の理解および評価のために、ならびに本発明の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で示されているように必要と考えられる範囲を超えては説明されない。

本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、ポンプセルごとに単一のキャパシタが図示されたが、安定キャパシタの使用に関するキャパシタンスは、たとえば、所望のキャパシタンスを達成するために組み合わされる複数のキャパシタから構成されていてもよい。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
さらに、本明細書において使用される場合、「１つ（“ａ” ｏｒ “ａｎ”）」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つ以上の」のような前置きの語句の使用は、不定冠詞「１つの （“ａ” ｏｒ “ａｎ”）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つ以上の」または「少なくとも１つの」および「１つの （“ａ” ｏｒ “ａｎ”）」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。

別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

Claims (20)

1. 不揮発性メモリデバイスを動作させる方法であって、
   前記不揮発性メモリデバイスに結合されたチャージポンプを、プログラム動作中には第１の極性の第１の電圧を生成し、消去動作中には第２の極性の第２の電圧を生成するように構成する工程を備え、前記第２の電圧の大きさは前記第１の電圧の大きさ以下である、方法。
2. 前記不揮発性メモリデバイスは複数のメモリセルを備え、該メモリセルの各々は、
   底部誘電体層と、
   前記底部誘電体層上に配置された複数の薄膜ストレージ（ＴＦＳ）電荷蓄積要素と、
   前記電荷蓄積要素の上に形成された頂部誘電体層とを備え、
   前記頂部誘電体層の厚さは前記ＴＦＳ電荷蓄積要素の直径よりも小さい、
   請求項１に記載の方法。
3. 安定キャパシタの充電状態中はバイパスモードで前記第１の電圧を出力するように前記チャージポンプを構成する工程をさらに備え、安定キャパシタは前記チャージポンプの一部であり、該チャージポンプは該キャパシタの充電状態中にはメモリセルに接続される、
   請求項１に記載の方法。
4. 前記チャージポンプの安定キャパシタが前記第１の電圧に充電されるとき、前記第１の電圧の前記第１の極性を前記第２の電圧の前記第２の極性に反転させるように前記チャージポンプを構成する工程をさらに備える、
   請求項１に記載の方法。
5. 前記第２の電圧を複数のメモリセルの一部に導くように前記チャージポンプを構成する工程をさらに備える、
   請求項４に記載の方法。
6. 前記消去動作中、安定キャパシタの充電状態中には前記第２の電圧を出力するように前記チャージポンプを構成する工程をさらに備え、安定キャパシタは前記チャージポンプの一部であり、該チャージポンプは該キャパシタの充電状態中にはメモリセルに接続されない、
   請求項１に記載の方法。
7. 前記チャージポンプの複数のスイッチを、前記プログラム動作のための第１の構成と、前記消去動作のための第２の構成とにより動作させる工程をさらに備える、
   請求項１に記載の方法。
8. 前記チャージポンプの複数のスイッチを、バイパスモードのための第３の構成により動作させる工程をさらに備え、該バイパスモードでは、前記第１の電圧が前記不揮発性メモリデバイスのメモリセルのうちの少なくともいくつかに提供される、
   請求項１に記載の方法。
9. 前記プログラム動作中、前記チャージポンプの複数のポンプの段は中間電圧を前記メモリセルのソース電極に提供し、前記第１の電圧を前記メモリセルの制御ゲートに提供するように動作する、
   請求項２に記載の方法。
10. 不揮発性メモリデバイスであって、
    複数のメモリセルであって、該メモリセルの各々は、
    底部誘電体層と、
    前記底部誘電体層上に配置された複数の薄膜ストレージ（ＴＦＳ）電荷蓄積要素と、
    前記電荷蓄積要素の上に形成された頂部誘電体層であって、該頂部誘電体層の厚さは前記電荷蓄積要素の直径よりも小さい、頂部誘電体層とを備える、複数のメモリセルと、
    前記メモリセルに結合されたチャージポンプであって、該チャージポンプはプログラム動作中には第１の極性の第１の電圧を生成し、消去動作中には第２の極性の第２の電圧を生成し、該第２の電圧の大きさは前記第１の電圧の大きさ以下である、チャージポンプとを備える、不揮発性メモリデバイス。
11. 前記チャージポンプは、
    複数のチャージポンプセルを備え、各チャージポンプセルは、
    安定キャパシタと、
    前記安定キャパシタの一つの側に並列に結合された第１のスイッチおよび前記安定キャパシタの別の側に並列に結合された第２のスイッチであって、前記プログラム動作中には前記メモリセルに前記第１の電圧を伝導するべく閉じられる、第１のスイッチおよび第２のスイッチと、を備える、
    請求項１０に記載の不揮発性メモリデバイス。
12. 前記チャージポンプセルの各々は、
    グランドと前記安定キャパシタとの間に直列に結合される第３のスイッチと、
    グランドと前記安定キャパシタとの間に直列に結合される第４のスイッチとをさらに備え、
    前記プログラム動作中、前記第３のスイッチは開いており、第５のスイッチはクロック信号に基づいており、該第５のスイッチは電源電圧と前記安定キャパシタの負端子との間に結合されており、
    前記消去動作の一部において、前記第１のスイッチおよび前記第３のスイッチは制御信号に基づいて動作し、前記第４のスイッチは開いている、
    請求項１１に記載の不揮発性メモリデバイス。
13. 前記第３のスイッチは前記消去動作中、前記第１のスイッチと反対に動作する、
    請求項１２に記載の不揮発性メモリデバイス。
14. 前記チャージポンプセルの各々は、
    前記安定キャパシタと並列に結合される第６のスイッチをさらに備え、前記消去動作中、前記第２の電圧を前記メモリセルに伝導するために前記第２のスイッチは開いており、前記第６のスイッチは閉じている、
    請求項１２に記載の不揮発性メモリデバイス。
15. 前記プログラム動作中、前記第４のスイッチおよび前記第５のスイッチはクロック信号に基づいて動作する、
    請求項１４に記載の不揮発性メモリデバイス。
16. 前記第６のスイッチは前記プログラム動作中、前記第４のスイッチと反対に動作する、
    請求項１５に記載の不揮発性メモリデバイス。
17. 不揮発性メモリデバイスであって、
    メモリセルのアレイと、
    前記メモリセルに結合されるチャージポンプとを備え、該チャージポンプは、
    第１の電圧を前記メモリセルに提供するためのバイパスモード、
    前記第１の電圧を前記メモリセルに提供するためのプログラムモードおよび
    前記第１の電圧の極性と反対の極性を有する第２の電圧を提供するための消去モードにより動作するように動的に再構成可能である、不揮発性メモリデバイス。
18. 前記チャージポンプは、電源電圧を中間電圧および前記第１の電圧まで連続して増大させる複数のチャージポンプの段を備える、
    請求項１７に記載の不揮発性メモリデバイス。
19. 前記第１の電圧の大きさは前記第２の電圧の大きさ以下である、
    請求項１７に記載の不揮発性メモリデバイス。
20. 前記メモリセルは薄膜ストレージメモリセルであり、前記プログラムモード中、前記メモリセルのうちの少なくともいくつかのメモリセルのソース電極に前記中間電圧が提供され、前記メモリセルのうちの前記少なくともいくつかのメモリセルの制御ゲートに前記第１の電圧が提供される、
    請求項１８に記載の不揮発性メモリデバイス。

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