JP3159816B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、書き込み時又は消去時
に、読出時に用いる電源電圧よりも高い電源電圧を必要
とする不揮発性半導体記憶装置に関し、特に電気的に記
憶データの消去が行えるＥＥＰＲＯＭ(Electrically Er
asable Programable Read Only Memory)に関する。消去
を装置全体で又はブロック毎に一括して行うフラッシュ
メモリはこのＥＥＰＲＯＭの一種である。
に、読出時に用いる電源電圧よりも高い電源電圧を必要
とする不揮発性半導体記憶装置に関し、特に電気的に記
憶データの消去が行えるＥＥＰＲＯＭ(Electrically Er
asable Programable Read Only Memory)に関する。消去
を装置全体で又はブロック毎に一括して行うフラッシュ
メモリはこのＥＥＰＲＯＭの一種である。
【０００２】
【従来の技術】近年、記憶データを電気的に消去できる
不揮発性半導体記憶装置、いわゆるＥＥＰＲＯＭが注目
されており、その中でもフラッシュメモリは高集積化が
可能なことから磁気記憶装置を置き換えるものとして注
目されている。以下、フラッシュメモリを例として説明
を行うが、本発明は通常のＥＥＰＲＯＭにも適用可能で
ある。
不揮発性半導体記憶装置、いわゆるＥＥＰＲＯＭが注目
されており、その中でもフラッシュメモリは高集積化が
可能なことから磁気記憶装置を置き換えるものとして注
目されている。以下、フラッシュメモリを例として説明
を行うが、本発明は通常のＥＥＰＲＯＭにも適用可能で
ある。
【０００３】フラッシュメモリは、フローティングゲー
トとコントロールゲートの二重構造を持ち、フローティ
ングゲートに電荷が蓄積されているかいないかで情報の
記憶を行う。書き込みは、コントロールゲートに＋１２
Ｖ程度の高電圧を印加し、ドレインに＋６Ｖ程度の電圧
を印加し、ソースを接地することにより、フローティン
グゲートにホットエレクトロンを注入して行うのが一般
的である。読出時には、コントロールゲートに＋５Ｖ程
度の電圧を印加し、ドレインに＋１Ｖ程度の電圧を印加
し、ソースを接地して、フローティングゲート内の電荷
蓄積の有無によって異なる電流差を検出することによっ
て行う。消去時には、ソースに＋１２Ｖ程度の高電圧を
印加し、コントロールゲートを接地し、ドレインを開放
して、バンド間トンネル電流を発生させて電子をフロー
ティングゲートからソースに引き抜く。書き込み時に
は、ドレイン電流として数ｍＡ程度の電流が流れ、全体
では数十ｍＡ程度の電流が流れる。そのため電圧Ｖcc
（＋５Ｖ）の標準電源だけでなく、高電圧Ｖpp（＋１２
Ｖ）を出力する高電圧電源が必要になる。
トとコントロールゲートの二重構造を持ち、フローティ
ングゲートに電荷が蓄積されているかいないかで情報の
記憶を行う。書き込みは、コントロールゲートに＋１２
Ｖ程度の高電圧を印加し、ドレインに＋６Ｖ程度の電圧
を印加し、ソースを接地することにより、フローティン
グゲートにホットエレクトロンを注入して行うのが一般
的である。読出時には、コントロールゲートに＋５Ｖ程
度の電圧を印加し、ドレインに＋１Ｖ程度の電圧を印加
し、ソースを接地して、フローティングゲート内の電荷
蓄積の有無によって異なる電流差を検出することによっ
て行う。消去時には、ソースに＋１２Ｖ程度の高電圧を
印加し、コントロールゲートを接地し、ドレインを開放
して、バンド間トンネル電流を発生させて電子をフロー
ティングゲートからソースに引き抜く。書き込み時に
は、ドレイン電流として数ｍＡ程度の電流が流れ、全体
では数十ｍＡ程度の電流が流れる。そのため電圧Ｖcc
（＋５Ｖ）の標準電源だけでなく、高電圧Ｖpp（＋１２
Ｖ）を出力する高電圧電源が必要になる。
【０００４】図１１はフラッシュメモリを有するコンピ
ュータシステムで、標準電源に加えて高電圧供給源を設
けた時の従来の構成を示している。図において、１１１
は中央処理装置（ＣＰＵ）、１１２はＲＯＭ／ＲＡＭ、
１１３は入出力ポート（Ｉ／Ｏ）ポート、１１４は周辺
装置、１１５はフラッシュメモリ、１１８は高電圧供給
源、１１９は高電圧供給源１１８をシステムが制御する
ための制御ポートである。高電圧供給源１１８は高電圧
制御回路１１６と高電圧発生部１１７で構成されてお
り、制御ポート１１９を介したＣＰＵ１１１からの制御
により、フラッシュメモリ１１５へ高電圧Ｖｐｐを供給
するかしないかが制御される。高電圧発生部１１７は固
定電源の場合も、昇圧回路の場合もある。固定電源であ
れば、高電圧制御回路１１６は単なる切り換えスイッチ
である。昇圧回路であれば、消費電力低減のため必要に
応じて回路が起動できるようになっており、高電圧制御
回路１１６はその制御回路になる。
ュータシステムで、標準電源に加えて高電圧供給源を設
けた時の従来の構成を示している。図において、１１１
は中央処理装置（ＣＰＵ）、１１２はＲＯＭ／ＲＡＭ、
１１３は入出力ポート（Ｉ／Ｏ）ポート、１１４は周辺
装置、１１５はフラッシュメモリ、１１８は高電圧供給
源、１１９は高電圧供給源１１８をシステムが制御する
ための制御ポートである。高電圧供給源１１８は高電圧
制御回路１１６と高電圧発生部１１７で構成されてお
り、制御ポート１１９を介したＣＰＵ１１１からの制御
により、フラッシュメモリ１１５へ高電圧Ｖｐｐを供給
するかしないかが制御される。高電圧発生部１１７は固
定電源の場合も、昇圧回路の場合もある。固定電源であ
れば、高電圧制御回路１１６は単なる切り換えスイッチ
である。昇圧回路であれば、消費電力低減のため必要に
応じて回路が起動できるようになっており、高電圧制御
回路１１６はその制御回路になる。
【０００５】フラッシュメモリを使用したコンピュータ
システムでは、フラッシュメモリに対して頻繁に書き込
み又は消去を行うことはなく、高電圧は必要に応じて供
給される。図１２は図１１のコンピュータシステムにお
ける書込／消去動作時の高電圧源の制御を示すフローチ
ャートである。図に従って動作を簡単に説明する。ステ
ップ１２０１では、高電圧源制御ポート１１９に高電圧
の供給を指示する信号が出力される。これにより、もし
固定電源であれば高電圧制御回路１１６が高電圧を供給
する側に切り換えられる。昇圧回路であれば、昇圧が開
始される。
システムでは、フラッシュメモリに対して頻繁に書き込
み又は消去を行うことはなく、高電圧は必要に応じて供
給される。図１２は図１１のコンピュータシステムにお
ける書込／消去動作時の高電圧源の制御を示すフローチ
ャートである。図に従って動作を簡単に説明する。ステ
ップ１２０１では、高電圧源制御ポート１１９に高電圧
の供給を指示する信号が出力される。これにより、もし
固定電源であれば高電圧制御回路１１６が高電圧を供給
する側に切り換えられる。昇圧回路であれば、昇圧が開
始される。
【０００６】ステップ１２０２では、充分な高電圧が供
給されるまでの待機動作が行われる。もし固定電源であ
れば、このステップは必要ない。ステップ１２０３で
は、フラッシュメモリへの書き込み又は消去コマンドが
書き込まれる。ステップ１２０４とステップ１２０５
は、ステップ１２０３の後の状態を確認する部分であ
り、問題がなければ、ステップ１２０３で高電圧源制御
ポート１１９を介して高電圧の供給停止を指示する信号
を出力する。これに応じて、高電圧の供給が停止され
る。
給されるまでの待機動作が行われる。もし固定電源であ
れば、このステップは必要ない。ステップ１２０３で
は、フラッシュメモリへの書き込み又は消去コマンドが
書き込まれる。ステップ１２０４とステップ１２０５
は、ステップ１２０３の後の状態を確認する部分であ
り、問題がなければ、ステップ１２０３で高電圧源制御
ポート１１９を介して高電圧の供給停止を指示する信号
を出力する。これに応じて、高電圧の供給が停止され
る。
【０００７】以上が標準電源に加えて高電圧供給源を設
けた時の従来の処理動作であるが、このような高電圧源
を別に設ける必要があるということは使用上好ましくな
く、単一電源で使用できるフラッシュメモリが要望され
ている。単一電源で使用できるようにするため、現在の
フラッシュメモリにおいては、内部に標準電源の電圧Ｖ
ccを高電圧Ｖppに昇圧回路を設けることで単一電源化を
図っている。その場合、この昇圧した高電圧Ｖppをコン
トロールゲートに印加し、ドレインには＋６Ｖではなく
標準電源の電圧Ｖccを印加する。これであれば、ドレイ
ンのアバランシェブレークダウン電圧は低下するが、コ
ントロールゲートには電流はほとんど流れないため、電
流供給能力の小さい内部昇圧回路でも電圧印加ができ
る。電流量が大きくなるドレインへの電圧印加には、標
準電源が使用できるため、単一電源で書き込み及び消去
が行える。
けた時の従来の処理動作であるが、このような高電圧源
を別に設ける必要があるということは使用上好ましくな
く、単一電源で使用できるフラッシュメモリが要望され
ている。単一電源で使用できるようにするため、現在の
フラッシュメモリにおいては、内部に標準電源の電圧Ｖ
ccを高電圧Ｖppに昇圧回路を設けることで単一電源化を
図っている。その場合、この昇圧した高電圧Ｖppをコン
トロールゲートに印加し、ドレインには＋６Ｖではなく
標準電源の電圧Ｖccを印加する。これであれば、ドレイ
ンのアバランシェブレークダウン電圧は低下するが、コ
ントロールゲートには電流はほとんど流れないため、電
流供給能力の小さい内部昇圧回路でも電圧印加ができ
る。電流量が大きくなるドレインへの電圧印加には、標
準電源が使用できるため、単一電源で書き込み及び消去
が行える。
【０００８】
【発明が解決しようとする課題】ところが、フラッシュ
メモリの低消費電力化等のために、標準電源の低電圧化
も図られており、上記のドレインに標準電源の電圧Ｖcc
を直接印加する方法では、ドレインに印加する標準電源
の電圧Ｖccがアバランシェブレークダウンを引き起こす
電圧よりも低くなるという状況が生じている。そのた
め、上記の書き込み方法が使用できなくなるという問題
が起きている。
メモリの低消費電力化等のために、標準電源の低電圧化
も図られており、上記のドレインに標準電源の電圧Ｖcc
を直接印加する方法では、ドレインに印加する標準電源
の電圧Ｖccがアバランシェブレークダウンを引き起こす
電圧よりも低くなるという状況が生じている。そのた
め、上記の書き込み方法が使用できなくなるという問題
が起きている。
【０００９】そこで、元通り高電圧源を別に設けること
が考えられるが、上記の単一電源化を前提として多くの
システムが既に作られており、そのようなシステムに別
に高電圧源を必要とするフラッシュメモリを使用する場
合、高電圧源を制御するソフトウエアの変更が必要にな
る。しかしこのような変更作業は煩雑であり、フラッシ
ュメモリの製品としての価値を著しく低下させるという
問題がある。
が考えられるが、上記の単一電源化を前提として多くの
システムが既に作られており、そのようなシステムに別
に高電圧源を必要とするフラッシュメモリを使用する場
合、高電圧源を制御するソフトウエアの変更が必要にな
る。しかしこのような変更作業は煩雑であり、フラッシ
ュメモリの製品としての価値を著しく低下させるという
問題がある。
【００１０】また低電圧では使用できないため、標準電
源の電圧Ｖccを高く設定する必要があり、標準電源の低
電圧化ができないという問題がある。本発明は、上記問
題点に鑑みてなされたものであり、二電源を使用する
が、実質的に単一電源と同様の操作で使用できる使用方
法の容易な不揮発性半導体記憶装置の実現を目的とす
る。
源の電圧Ｖccを高く設定する必要があり、標準電源の低
電圧化ができないという問題がある。本発明は、上記問
題点に鑑みてなされたものであり、二電源を使用する
が、実質的に単一電源と同様の操作で使用できる使用方
法の容易な不揮発性半導体記憶装置の実現を目的とす
る。
【００１１】
【課題を解決するための手段】図１は本発明の電気的消
去が可能な不揮発性半導体記憶装置の原理説明図であ
る。図示のように、本発明の不揮発性半導体記憶装置
は、データの書き込み時又は消去時に、読出時に使用す
る電源電圧Ｖccよりも高い電源電圧Ｖppを必要とし、標
準電源用端子の他に外部の高電圧供給手段２から供給さ
れる高電圧用の電源端子６を備える不揮発性半導体記憶
装置であり、上記目的を実現するため、高電圧供給手段
２に高電圧を供給させるかどうかを制御する制御信号を
出力する高電圧制御信号端子７を備えることを特徴とす
る。
去が可能な不揮発性半導体記憶装置の原理説明図であ
る。図示のように、本発明の不揮発性半導体記憶装置
は、データの書き込み時又は消去時に、読出時に使用す
る電源電圧Ｖccよりも高い電源電圧Ｖppを必要とし、標
準電源用端子の他に外部の高電圧供給手段２から供給さ
れる高電圧用の電源端子６を備える不揮発性半導体記憶
装置であり、上記目的を実現するため、高電圧供給手段
２に高電圧を供給させるかどうかを制御する制御信号を
出力する高電圧制御信号端子７を備えることを特徴とす
る。
【００１２】
【００１３】
【作用】本発明の不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）は、高電圧供給手段２に高電圧を供給させるかどう
かを制御する制御信号を出力する高電圧制御信号端子７
を備えており、必要に応じて制御信号を出力する。その
ため、従来のようにシステム側から高電圧供給手段２を
制御する必要がなく、単一電源の不揮発性半導体記憶装
置の場合と同様に、不揮発性半導体記憶装置をアクセス
すれば、必要に応じて不揮発性半導体記憶装置が自動的
に高電圧供給手段２を制御する。従って、単一電源の不
揮発性半導体記憶装置と同様の操作を行えばよく、ソフ
トウエアの変更等は必要ない。
Ｍ）は、高電圧供給手段２に高電圧を供給させるかどう
かを制御する制御信号を出力する高電圧制御信号端子７
を備えており、必要に応じて制御信号を出力する。その
ため、従来のようにシステム側から高電圧供給手段２を
制御する必要がなく、単一電源の不揮発性半導体記憶装
置の場合と同様に、不揮発性半導体記憶装置をアクセス
すれば、必要に応じて不揮発性半導体記憶装置が自動的
に高電圧供給手段２を制御する。従って、単一電源の不
揮発性半導体記憶装置と同様の操作を行えばよく、ソフ
トウエアの変更等は必要ない。
【００１４】図２は本発明の不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）を用いたシステムにおける高電圧を必
要とする動作を行う時の処理手順を示すフローチャート
である。左側のステップ２０１から２０４はシステム側
の処理を示しており、右側のステップ２１０から２１３
はＥＥＰＲＯＭの処理を示している。ステップ２０１で
は、ＥＥＰＲＯＭへ書き込み／消去コマンドを送出す
る。これに応じて、ＥＥＰＲＯＭは、ステップ２１０
で、書き込み／消去コマンドであるかを判定する。もし
読出動作であれば、高電圧は必要ないので、以下の処理
を行わずに読出動作を行う。もし書き込み／消去動作で
あれば、ステップ２１１で、高電圧制御信号端子７から
高電圧の出力を開始する指示を送出する。その後、供給
される高電圧の電圧値が充分な値になるまで待機する
が、前述のように、高電圧電源が固定電源であれば、待
機動作は必要ない。
（ＥＥＰＲＯＭ）を用いたシステムにおける高電圧を必
要とする動作を行う時の処理手順を示すフローチャート
である。左側のステップ２０１から２０４はシステム側
の処理を示しており、右側のステップ２１０から２１３
はＥＥＰＲＯＭの処理を示している。ステップ２０１で
は、ＥＥＰＲＯＭへ書き込み／消去コマンドを送出す
る。これに応じて、ＥＥＰＲＯＭは、ステップ２１０
で、書き込み／消去コマンドであるかを判定する。もし
読出動作であれば、高電圧は必要ないので、以下の処理
を行わずに読出動作を行う。もし書き込み／消去動作で
あれば、ステップ２１１で、高電圧制御信号端子７から
高電圧の出力を開始する指示を送出する。その後、供給
される高電圧の電圧値が充分な値になるまで待機する
が、前述のように、高電圧電源が固定電源であれば、待
機動作は必要ない。
【００１５】高電圧の電圧値が充分な値になった後、ス
テップ２１２で書き込み／消去動作を行う。消去動作の
場合には、システム側は何の動作も行う必要がなく、別
の処理を行う。書き込み動作であれば、システム側が書
き込みデータを送出する。いずれにしろ、書き込み／消
去動作の途中又は終了時点にシステム側が確認動作を行
う。これがステップ２０２と２０３である。
テップ２１２で書き込み／消去動作を行う。消去動作の
場合には、システム側は何の動作も行う必要がなく、別
の処理を行う。書き込み動作であれば、システム側が書
き込みデータを送出する。いずれにしろ、書き込み／消
去動作の途中又は終了時点にシステム側が確認動作を行
う。これがステップ２０２と２０３である。
【００１６】ステップ２０４では、ＥＥＰＲＯＭへの書
き込み／消去動作が終了したことを通知する信号を送出
する。これに応じて、ＥＥＰＲＯＭは、ステップ２１３
で高電圧の供給停止を指示する信号を送出する。書き込
み／消去動作は、通常大量のデータをまとめて行うの
で、書き込み／消去動作はある程度の時間連続しておこ
なわれる。従って、ＥＥＰＲＯＭはある程度の時間書き
込み／消去動作が行われなかったことを検出した時に自
動的に高電圧の供給停止を指示する信号を送出するよう
にしてもよい。
き込み／消去動作が終了したことを通知する信号を送出
する。これに応じて、ＥＥＰＲＯＭは、ステップ２１３
で高電圧の供給停止を指示する信号を送出する。書き込
み／消去動作は、通常大量のデータをまとめて行うの
で、書き込み／消去動作はある程度の時間連続しておこ
なわれる。従って、ＥＥＰＲＯＭはある程度の時間書き
込み／消去動作が行われなかったことを検出した時に自
動的に高電圧の供給停止を指示する信号を送出するよう
にしてもよい。
【００１７】いずれにしても、システム側の処理は図１
２に示した従来例に比べて簡単になる。
２に示した従来例に比べて簡単になる。
【００１８】
【実施例】図３は本発明の実施例の全体構成を示す図で
ある。図において、３１は中央処理装置（ＣＰＵ）、３
２はＲＯＭ／ＲＡＭ、３３はＩ／Ｏポート、３４は周辺
装置、３５は本発明のフラッシュメモリ、３６は高電圧
を発生するＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコ
ンバータ３６はフラッシュメモリ３５からの制御信号に
よって起動及び停止が制御される。
ある。図において、３１は中央処理装置（ＣＰＵ）、３
２はＲＯＭ／ＲＡＭ、３３はＩ／Ｏポート、３４は周辺
装置、３５は本発明のフラッシュメモリ、３６は高電圧
を発生するＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコ
ンバータ３６はフラッシュメモリ３５からの制御信号に
よって起動及び停止が制御される。
【００１９】図１１と比較して明らかなように、ＣＰＵ
がＤＣ−ＤＣコンバータ３６を制御するための出力ポー
トがない。図３の構成は、単一電源のフラッシュメモリ
を使用する場合と同じである。図４は、図３のフラッシ
ュメモリの内部構成を示す図である。図示のように、こ
のフラッシュメモリは、アドレスバッファ４１、行デコ
ーダ４２、列デコーダ４３、メモリセルマリクス４４、
読出／書き込みアンプ４５、入出力バッファ４６及び制
御部４７を有しており、外部入出力端子として、アドレ
ス端子、データ端子、標準電源（Ｖcc）端子、高電圧
（Ｖpp）端子及び制御端子を有している。これらは従来
のフラッシュメモリと同じである。
がＤＣ−ＤＣコンバータ３６を制御するための出力ポー
トがない。図３の構成は、単一電源のフラッシュメモリ
を使用する場合と同じである。図４は、図３のフラッシ
ュメモリの内部構成を示す図である。図示のように、こ
のフラッシュメモリは、アドレスバッファ４１、行デコ
ーダ４２、列デコーダ４３、メモリセルマリクス４４、
読出／書き込みアンプ４５、入出力バッファ４６及び制
御部４７を有しており、外部入出力端子として、アドレ
ス端子、データ端子、標準電源（Ｖcc）端子、高電圧
（Ｖpp）端子及び制御端子を有している。これらは従来
のフラッシュメモリと同じである。
【００２０】従来のフラッシュメモリと異なるのは、コ
マンド判定部４９と電圧確認回路４８を有する点と、外
部入出力端子として高電圧源制御端子を有する点であ
る。コマンド判定部４９は、例えば、フラッシュメモリ
への書き込み／消去動作のコマンドコードとの一致を検
出する比較回路であり、ＣＰＵ３１がフラッシュメモリ
への書き込み／消去コマンドを出力した時に、これを検
出して高電圧源制御端子に高電圧の供給開始を指示する
信号を出力する。また書き込み信号＊ＷＥでリセットさ
れるタイマー回路でもよい。
マンド判定部４９と電圧確認回路４８を有する点と、外
部入出力端子として高電圧源制御端子を有する点であ
る。コマンド判定部４９は、例えば、フラッシュメモリ
への書き込み／消去動作のコマンドコードとの一致を検
出する比較回路であり、ＣＰＵ３１がフラッシュメモリ
への書き込み／消去コマンドを出力した時に、これを検
出して高電圧源制御端子に高電圧の供給開始を指示する
信号を出力する。また書き込み信号＊ＷＥでリセットさ
れるタイマー回路でもよい。
【００２１】電圧確認回路４８は、供給される高電圧が
所定以上の電圧値を有するかを検出する回路であり、例
えば、図６に示すような回路である。なお、図６の回路
は、高電圧だけでなく、内部電源線に印加される高電圧
Ｖppと標準電圧Ｖccがそれぞれの所定値以上であるかを
判定する。図６において、６１は制御部の本体部分であ
り、後述するような処理を行うシーケンス回路である。
６２はコンパレータであり、内部電源線６４に印加され
る電圧を抵抗６５で分圧した電圧を二種類の基準電圧ｒ
１及びｒ２と比較する。比較する基準電圧はスイッチ６
３で切り換えられる。
所定以上の電圧値を有するかを検出する回路であり、例
えば、図６に示すような回路である。なお、図６の回路
は、高電圧だけでなく、内部電源線に印加される高電圧
Ｖppと標準電圧Ｖccがそれぞれの所定値以上であるかを
判定する。図６において、６１は制御部の本体部分であ
り、後述するような処理を行うシーケンス回路である。
６２はコンパレータであり、内部電源線６４に印加され
る電圧を抵抗６５で分圧した電圧を二種類の基準電圧ｒ
１及びｒ２と比較する。比較する基準電圧はスイッチ６
３で切り換えられる。
【００２２】図５は本実施例のフラッシュメモリにおけ
る外部電源制御動作を示している。ステップ５０１で
は、ＣＰＵからフラッシュメモリに出力される信号を調
べて、高電圧が必要であるかが判定される。もし高電圧
が必要であれば、ステップ５０２でＤＣ−ＤＣコンバー
タ３６への起動信号を送出する。ＤＣ−ＤＣコンバータ
は、起動後所定の電圧を出力するまである程度の時間を
要する。そこでステップ５０２で、電圧確認回路５０が
内部電源線の電圧が所定値以上であることを検出するま
で待機する。
る外部電源制御動作を示している。ステップ５０１で
は、ＣＰＵからフラッシュメモリに出力される信号を調
べて、高電圧が必要であるかが判定される。もし高電圧
が必要であれば、ステップ５０２でＤＣ−ＤＣコンバー
タ３６への起動信号を送出する。ＤＣ−ＤＣコンバータ
は、起動後所定の電圧を出力するまである程度の時間を
要する。そこでステップ５０２で、電圧確認回路５０が
内部電源線の電圧が所定値以上であることを検出するま
で待機する。
【００２３】電圧が所定値以上になった時点で、ステッ
プ５０４の書き込み又は消去動作を行う。この動作は連
続して行われる。すべての書き込み又は消去動作が終了
した後、ステップ５０５で、書き込みの場合はデータが
正確に書き込まれているかを確認し、消去の場合は正し
く消去されているかが確認される。問題がなければ、ス
テップ５０６でＤＣ−ＤＣコンバータ３６への停止信号
を送出するが、同時に内部電源が切り換えられる。これ
に応じてＤＣ−ＤＣコンバータ３６は昇圧を停止する。
プ５０４の書き込み又は消去動作を行う。この動作は連
続して行われる。すべての書き込み又は消去動作が終了
した後、ステップ５０５で、書き込みの場合はデータが
正確に書き込まれているかを確認し、消去の場合は正し
く消去されているかが確認される。問題がなければ、ス
テップ５０６でＤＣ−ＤＣコンバータ３６への停止信号
を送出するが、同時に内部電源が切り換えられる。これ
に応じてＤＣ−ＤＣコンバータ３６は昇圧を停止する。
【００２４】ステップ５０７では、切り換えた内部電源
が通常の電圧に復帰したことが確認され、終了する。図
５の処理動作では、図６の電圧確認回路を用いてＤＣ−
ＤＣコンバータ３６から出力される電圧を確認したが、
起動後所定電圧に達するまでの時間をあらかじめ測定し
ておけば、高電圧を必要とする動作をこの時間経過後開
始するようにしてもよい。図７はそのための回路例であ
る。
が通常の電圧に復帰したことが確認され、終了する。図
５の処理動作では、図６の電圧確認回路を用いてＤＣ−
ＤＣコンバータ３６から出力される電圧を確認したが、
起動後所定電圧に達するまでの時間をあらかじめ測定し
ておけば、高電圧を必要とする動作をこの時間経過後開
始するようにしてもよい。図７はそのための回路例であ
る。
【００２５】制御部本体７１は、高電圧を必要とする動
作であることを確認すると、高圧電源制御端子にＤＣ−
ＤＣコンバータを起動する信号を出力して一時的に動作
を停止する。この起動信号は、遅延回路７２にも入力さ
れ、遅延回路７２は所定時間後制御部本体７１に遅延信
号を送出する。これに応じて、制御部本体７１は動作を
再開する。
作であることを確認すると、高圧電源制御端子にＤＣ−
ＤＣコンバータを起動する信号を出力して一時的に動作
を停止する。この起動信号は、遅延回路７２にも入力さ
れ、遅延回路７２は所定時間後制御部本体７１に遅延信
号を送出する。これに応じて、制御部本体７１は動作を
再開する。
【００２６】図５の制御動作は当然マイクロコンピュー
タを利用しても実現できるが、フラッシュメモリにマイ
クロコンピュータを組み込むのは現実的でなく、ここで
は上記の遅延回路や論理回路を組み合わせて制御回路を
実現している。上記の実施例においてはＤＣ−ＤＣコン
バータ３６をフラッシュメモリ３５の外部に設けたが、
ＤＣ−ＤＣコンバータをフラッシュメモリに組み込むこ
ともでき、その場合でもこれまで説明した制御機構は有
用である。ここでＤＣ−ＤＣコンバータについて説明す
る。
タを利用しても実現できるが、フラッシュメモリにマイ
クロコンピュータを組み込むのは現実的でなく、ここで
は上記の遅延回路や論理回路を組み合わせて制御回路を
実現している。上記の実施例においてはＤＣ−ＤＣコン
バータ３６をフラッシュメモリ３５の外部に設けたが、
ＤＣ−ＤＣコンバータをフラッシュメモリに組み込むこ
ともでき、その場合でもこれまで説明した制御機構は有
用である。ここでＤＣ−ＤＣコンバータについて説明す
る。
【００２７】図８及び９は、ＤＣ−ＤＣコンバータ回路
の基本構成を示す図である。図８はインダクタンス素子
を用いた例である。図において、８２は発振回路であ
り、８３は昇圧動作を制御するためのスイッチである。
８４は発振回路８２からの信号でオン・オフするスイッ
チであり、８５はダイオードであり、８６は標準電源と
ダイオード８５との間に接続されたインダクタンス素
子、具体的にはコイルである。スイッチ８４がオン・オ
フすることによりトランスと同様の原理によってダイオ
ード８５の入力端の電圧振幅が増大し、ダイオード８５
によって高電圧成分のみが出力端に流れ込み昇圧が行わ
れる。スイッチ８３を切り換えることにより、スイッチ
８４がオン・オフするかどうかが制御され、昇圧の制御
が行われる。ここで、コイル８６以外の部分は比較的小
型にすることが可能であり、フラッシュメモリに組み込
むことができるが、コイル８６は性能との関係であまり
小型にはできない。そのためＤＣ−ＤＣコンバータをフ
ラッシュメモリに組み込む場合に、コイル８６のみフラ
ッシュメモリの外部より取り付けることが望ましい。
の基本構成を示す図である。図８はインダクタンス素子
を用いた例である。図において、８２は発振回路であ
り、８３は昇圧動作を制御するためのスイッチである。
８４は発振回路８２からの信号でオン・オフするスイッ
チであり、８５はダイオードであり、８６は標準電源と
ダイオード８５との間に接続されたインダクタンス素
子、具体的にはコイルである。スイッチ８４がオン・オ
フすることによりトランスと同様の原理によってダイオ
ード８５の入力端の電圧振幅が増大し、ダイオード８５
によって高電圧成分のみが出力端に流れ込み昇圧が行わ
れる。スイッチ８３を切り換えることにより、スイッチ
８４がオン・オフするかどうかが制御され、昇圧の制御
が行われる。ここで、コイル８６以外の部分は比較的小
型にすることが可能であり、フラッシュメモリに組み込
むことができるが、コイル８６は性能との関係であまり
小型にはできない。そのためＤＣ−ＤＣコンバータをフ
ラッシュメモリに組み込む場合に、コイル８６のみフラ
ッシュメモリの外部より取り付けることが望ましい。
【００２８】図９は、受動部品として容量素子（コンデ
ンサ）を用いたＤＣ−ＤＣコンバータ回路の基本構成を
示す図であり、詳しい説明は省略するが発振器９２を動
作させるかさせないかによって、昇圧の制御が行われ
る。図９の回路においても、容量素子９４をフラッシュ
メモリに組み込むは難しいため、容量素子９４のみフラ
ッシュメモリの外部より取り付けることが望ましい。
ンサ）を用いたＤＣ−ＤＣコンバータ回路の基本構成を
示す図であり、詳しい説明は省略するが発振器９２を動
作させるかさせないかによって、昇圧の制御が行われ
る。図９の回路においても、容量素子９４をフラッシュ
メモリに組み込むは難しいため、容量素子９４のみフラ
ッシュメモリの外部より取り付けることが望ましい。
【００２９】図１０は、フラッシュメモリ１０２とＤＣ
−ＤＣコンバータ１０３を組み合わせた素子に、上記の
インダクタンス素子及び容量素子等の受動部品１０４を
取り付けて一個のパッケージに収容したものである。
−ＤＣコンバータ１０３を組み合わせた素子に、上記の
インダクタンス素子及び容量素子等の受動部品１０４を
取り付けて一個のパッケージに収容したものである。
【００３０】
【発明の効果】本発明により、二電源を必要とするフラ
ッシュメモリ等のＥＥＰＲＯＭが一電源のＥＥＰＲＯＭ
と同様の操作で使用できるようになる。また、これによ
りフラッシュメモリに電源用の昇圧回路を組み込む必要
がなくなるため、フラッシュメモリ自体の低電源電圧化
も可能になる。
ッシュメモリ等のＥＥＰＲＯＭが一電源のＥＥＰＲＯＭ
と同様の操作で使用できるようになる。また、これによ
りフラッシュメモリに電源用の昇圧回路を組み込む必要
がなくなるため、フラッシュメモリ自体の低電源電圧化
も可能になる。
【図１】本発明の不揮発性半導体記憶装置の原理説明図
である。
である。
【図２】本発明の不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）を用いたシステムの高電圧を必要とする動作時の処
理手順を示すフローチャートである。
Ｍ）を用いたシステムの高電圧を必要とする動作時の処
理手順を示すフローチャートである。
【図３】本発明の実施例の全体構成を示す図である。
【図４】実施例におけるフラッシュメモリの構成を示す
図である。
図である。
【図５】実施例のフラッシュメモリにおける制御動作を
示すフローチャートである。
示すフローチャートである。
【図６】電圧確認回路の例を示す図である。
【図７】制御信号送出後所定時間で次の動作へ移る回路
構成例を示す図である。
構成例を示す図である。
【図８】ＤＣ−ＤＣコンバータの第一の回路例を示す図
である。
である。
【図９】ＤＣ−ＤＣコンバータの第二の回路例を示す図
である。
である。
【図１０】ＤＣ−ＤＣコンバータ内蔵のフラッシュメモ
リの実施例を示す図である。
リの実施例を示す図である。
【図１１】従来のフラッシュメモリを用いたシステムの
構成例を示す図である。
構成例を示す図である。
【図１２】従来のフラッシュメモリを用いたシステムの
制御動作を示すフローチャートである。
制御動作を示すフローチャートである。
１…不揮発性半導体記憶装置 ２…高電圧供給手段 ５…標準電源用端子 ６…高電圧用の電源端子 ７…高電圧制御信号端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 17/18
Claims (4)
- 【請求項１】 データの書き込み時又は消去時に、読出
時に使用する電源電圧（Ｖcc）よりも高い電源電圧（Ｖ
pp）を必要とし、標準電源用端子（５）の他に外部の高
電圧供給手段（２）から供給される前記高電圧用の電源
端子（６）を備える不揮発性半導体記憶装置において、 前記高電圧供給手段（２）に高電圧を供給させるかどう
かを制御する制御信号を出力する高電圧制御信号端子
（７）を備えることを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 当該不揮発性半導体記憶装置に入力され
るコマンド信号から高電圧が必要な動作であるかを判定
するコマンド判定手段（４９）を備え、該コマンド判定
手段（４９）は高電圧が必要なコマンドの時には高電圧
供給の開始を指示する前記制御信号を出力し、高電圧が
必要でなければ高電圧供給の停止を指示する前記制御信
号を出力することを特徴とする請求項１に記載の不揮発
性半導体記憶装置。 - 【請求項３】 供給される高電圧の電圧値が所定値以上
であることを判定する電圧確認手段（４８）を備え、供
給される高電圧が所定値以上になった時点から高電圧が
必要な動作を開始することを特徴とする請求項１又は２
に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記高電圧の開始を指示する制御信号の
送出から所定時間経過後、高電圧が必要な動作を開始さ
せるための遅延手段（７２）を備えることを特徴とする
請求項１、２又は３のいずれかに記載の不揮発性半導体
記憶装置。
Priority Applications (30)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34948192A JP3159816B2 (ja) | 1992-12-28 | 1992-12-28 | 不揮発性半導体記憶装置 |
| US08/079,738 US5452251A (en) | 1992-12-03 | 1993-06-22 | Semiconductor memory device for selecting and deselecting blocks of word lines |
| DE69333373T DE69333373T2 (de) | 1992-12-03 | 1993-06-25 | Nichtflüchtiger Halbleiterspeicher mit elektrisch und gemeinsam löschbaren Eigenschaften |
| DE69333549T DE69333549T2 (de) | 1992-12-03 | 1993-06-25 | Halbleiterspeicheranordnung |
| EP01109451A EP1118937B1 (en) | 1992-12-03 | 1993-06-25 | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| DE69333263T DE69333263T2 (de) | 1992-12-03 | 1993-06-25 | Nichtflüchtiger Halbleiterspeicher mit elektrisch und gemeinsam löschbaren Eigenschaften |
| DE69333548T DE69333548T2 (de) | 1992-12-03 | 1993-06-25 | Halbleiterspeicheranordnung |
| DE69331090T DE69331090T2 (de) | 1992-12-03 | 1993-06-25 | Nichtflüchtiger Halbleiterspeicher mit elektrisch und gemeinsam löschbaren Eigenschaften |
| EP01109448A EP1158530B1 (en) | 1992-12-03 | 1993-06-25 | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| DE69333631T DE69333631T2 (de) | 1992-12-03 | 1993-06-25 | Halbleiterspeicheranordnung |
| EP01109453A EP1158532B1 (en) | 1992-12-03 | 1993-06-25 | Semiconductor memory device |
| DE69333557T DE69333557T2 (de) | 1992-12-03 | 1993-06-25 | Halbleiterspeicheranordnung |
| EP01109449A EP1158536B1 (en) | 1992-12-03 | 1993-06-25 | Semiconductor memory device |
| EP01109454A EP1158534B1 (en) | 1992-12-03 | 1993-06-25 | Semiconductor memory device |
| EP93110192A EP0600151B1 (en) | 1992-12-03 | 1993-06-25 | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| EP01109452A EP1158526B1 (en) | 1992-12-03 | 1993-06-25 | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| EP01109450A EP1158531B1 (en) | 1992-12-03 | 1993-06-25 | Semiconductor memory device |
| EP01109455A EP1158535A3 (en) | 1992-12-03 | 1993-06-25 | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| DE69333606T DE69333606T2 (de) | 1992-12-03 | 1993-06-25 | Nichtflüchtiger Halbleiterspeicher mit elektrisch und gemeinsam löschbaren Eigenschaften |
| KR1019930012076A KR960007638B1 (ko) | 1992-12-03 | 1993-06-30 | 전기적 및 일괄적으로 소거 가능한 특성을 갖는 비휘발성 반도체 메모리장치 |
| US08/432,723 US5666314A (en) | 1992-12-03 | 1995-06-06 | Semiconductor memory device for selecting and deselecting blocks of word lines |
| KR96004708A KR0127787B1 (en) | 1992-12-03 | 1996-02-26 | Nonvolatile semiconductor mem0ry device having electrically and collectively erasable characteristics |
| US08/822,036 US5815440A (en) | 1992-12-03 | 1997-03-24 | Semiconductor memory device with electrically controllable threshold voltage |
| US09/457,736 US6288945B1 (en) | 1992-12-03 | 1999-12-10 | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| US09/832,916 US6414874B2 (en) | 1992-12-03 | 2001-04-12 | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| US10/150,017 US6563738B2 (en) | 1992-12-03 | 2002-05-20 | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| US10/265,100 US6646920B2 (en) | 1992-12-03 | 2002-10-07 | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| US10/265,106 US6618288B2 (en) | 1992-12-03 | 2002-10-07 | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| US10/265,233 US6611464B2 (en) | 1992-12-03 | 2002-10-07 | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| US10/265,107 US20030198083A1 (en) | 1992-12-03 | 2002-11-26 | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34948192A JP3159816B2 (ja) | 1992-12-28 | 1992-12-28 | 不揮発性半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH06203584A JPH06203584A (ja) | 1994-07-22 |
| JP3159816B2 true JP3159816B2 (ja) | 2001-04-23 |
Family
ID=18404041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34948192A Expired - Fee Related JP3159816B2 (ja) | 1992-12-03 | 1992-12-28 | 不揮発性半導体記憶装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3159816B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3151123B2 (ja) * | 1995-04-24 | 2001-04-03 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| JP3802337B2 (ja) | 2000-11-29 | 2006-07-26 | 三洋電機株式会社 | 電子同調システム |
| JP4472701B2 (ja) | 2004-07-29 | 2010-06-02 | スパンション エルエルシー | 不揮発性記憶装置の情報設定方法、不揮発性記憶装置、およびそれらを搭載したシステム |
| US7443732B2 (en) * | 2005-09-20 | 2008-10-28 | Spansion Llc | High performance flash memory device capable of high density data storage |
-
1992
- 1992-12-28 JP JP34948192A patent/JP3159816B2/ja not_active Expired - Fee Related
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| JPH06203584A (ja) | 1994-07-22 |
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