JP4188722B2 - 半導体装置及びその制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、内部電源発生回路を備え、パワーダウンモード時に内部電源発生回路における内部電源電圧の発生を停止する半導体装置に関するものである。
【０００２】
半導体装置（ＬＳＩ）に搭載される内部電源発生回路は、外部電源の供給に基づいて、その外部電源の電圧とは異なる内部電源電圧を生成して内部回路に供給する。バッテリで動作する携帯型機器等に使用される半導体装置では、待機時における電流消費の削減が求められるため、内部電源発生回路を非活性化させるパワーダウン機能を有するものが実用化されている。
【０００３】
【従来の技術】
従来、半導体装置における電流削減の具体的な手法として、待機時に内部電源発生回路を非活性化させ、該内部電源発生回路の出力電圧である内部電源電圧を外部電源電圧よりも低い電圧にする方法や、外部電源電圧が供給される電源経路を遮断する方法等が知られている（例えば、特許文献１、特許文献２参照）。
【０００４】
内部電源発生回路や内部回路を構成する半導体トランジスタには、サブシュレッショルド特性によりテーリング電流が流れるが、上記の方法により、テーリング電流が削減され、半導体装置の待機時における消費電流が極小の状態とされる。なおこのとき、内部電源電圧が供給される内部回路は、動作停止状態となるか、動作保証ができない状態となる。本明細書では、半導体装置における消費電流を極小とする動作モードをディープパワーダウンモード（ＤＰＤモード）と呼ぶことにする。
【０００５】
以下、従来の半導体装置において、通常モードからＤＰＤモードに移行させるための回路構成について説明する。図１２には、従来の半導体装置（具体的には、シンクロナスＤＲＡＭ：ＳＤＲＡＭ）１のブロック回路図を示している。
【０００６】
半導体装置１には、入力回路２、モード制御回路３、内部電源発生回路４、内部回路５が設けられている。
入力回路２には、クロック信号ＣＬＫ及び各種制御信号（クロックイネーブル信号ＣＫＥ，チップセレクト信号／ＣＳ，ロウアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥ）が入力され、その入力回路２の出力信号はモード制御回路３に入力される。
【０００７】
モード制御回路３は、制御信号ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥの論理レベルの組み合わせにより、装置外部から要求される各種のコマンドを認識し、そのコマンドに対応するモード信号を内部電源発生回路４及び内部回路５に出力する。モード信号としては、ＤＰＤモードのモード信号（パワーダウンモード信号）ＩＮＴＤＰＤ１を含み、そのパワーダウンモード信号ＩＮＴＤＰＤ１は内部電源発生回路４に入力される。
【０００８】
半導体装置１において、パワーダウンモード信号ＩＮＴＤＰＤ１がＬレベルであるとき内部電源発生回路４が活性化され、装置外部から供給される外部電源電圧ＶＥＸＴ（例えば、３．３Ｖ）に基づいて、内部回路５の動作電圧である内部電源電圧ＶＩＮＴ（例えば、２．０Ｖ）が生成される。また、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルであるときには、内部電源発生回路４が非活性化されて内部電源電圧ＶＩＮＴの生成動作が停止される。
【０００９】
図１３には、内部回路５に設けられるレベルシフト回路７を示している。このレベルシフト回路７は、内部電源電圧ＶＩＮＴの電圧レベルで振幅する入力信号ＡＩＮＴを、外部電源電圧ＶＥＸＴの電圧レベルで振幅する出力信号ＡＥＸＴにレベルシフトして出力する。
【００１０】
詳しくは、レベルシフト回路７は、ノア回路８と複数のＮＭＯＳトランジスタＴｎ１，Ｔｎ２，Ｔｎ３及びＰＭＯＳトランジスタＴｐ１，Ｔｐ２，Ｔｐ３，Ｔｐ４とにより構成されている。レベルシフト回路７において、ＰＭＯＳトランジスタＴｐ１，Ｔｐ２とＮＭＯＳトランジスタＴｎ１とが直列に接続され、ＰＭＯＳトランジスタＴｐ３，Ｔｐ４とＮＭＯＳトランジスタＴｎ２とが直列に接続されている。
【００１１】
ＰＭＯＳトランジスタＴｐ１のソースには外部電源電圧ＶＥＸＴが供給され、該トランジスタＴｐ１のゲートは、ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ２との接続部に接続されている。ＰＭＯＳトランジスタＴｐ３のソースには外部電源電圧ＶＥＸＴが供給され、該トランジスタＴｐ３のゲートは、ＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ１との接続部に接続されている。
【００１２】
ＮＭＯＳトランジスタＴｎ１，Ｔｎ２のソースはグランドに接地されている。ＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ１との接続部にＮＭＯＳトランジスタＴｎ３のドレインが接続され、該トランジスタＴｎ３のソースはグランドに接続されている。
【００１３】
ＰＭＯＳトランジスタＴｐ２及びＮＭＯＳトランジスタＴｎ１のゲートには入力信号ＡＩＮＴが入力され、ＮＭＯＳトランジスタＴｎ３のゲートには、モード拡張信号ＩＮＴＤＰＤ２が入力される。このモード拡張信号ＩＮＴＤＰＤ２は、パワーダウンモード信号ＩＮＴＤＰＤ１に基づいて生成される信号であって、そのパワーダウンモード信号ＩＮＴＤＰＤ１のオン期間（Ｈレベルとなる期間）を所定時間だけ拡張した信号である。
【００１４】
また、そのモード拡張信号ＩＮＴＤＰＤ２はノア回路８の第１入力端子に入力され、ノア回路８の第２入力端子には入力信号ＡＩＮＴが入力される。ノア回路８の出力信号がＰＭＯＳトランジスタＴｐ４及びＮＭＯＳトランジスタＴｎ２のゲートに入力される。ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ２との接続部の電位レベルが出力信号ＡＥＸＴとして出力される。
【００１５】
パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルとなる期間（動作モードがＤＰＤモードである期間）では、内部電源発生回路４における内部電源電圧ＶＩＮＴの生成動作が停止される。そのため、レベルシフト回路７の入力信号ＡＩＮＴの電圧レベルが不定となる場合がある。
【００１６】
レベルシフト回路７の入力信号ＡＩＮＴが不定となる場合に、Ｈレベルのモード拡張信号ＩＮＴＤＰＤ２に基づいてＮＭＯＳトランジスタＴｎ３をオンさせるとともにノア回路８の出力信号をＬレベルにする。この場合、レベルシフト回路７が非活性化されることで、該レベルシフト回路７に流れる異常電流（貫通電流）が防止される。
【００１７】
因みに、ディープパワーダウンの機能がなく、内部電源発生回路４が常に活性化されている場合では、入力信号ＡＩＮＴの電圧レベルが不定となることがない。この場合に用いられるレベルシフト回路としては、図１３のレベルシフト回路７に対して、ＮＭＯＳトランジスタＴｎ３が省略されるとともに、ノア回路８に代えてインバータ回路が設けられる。また、モード拡張信号ＩＮＴＤＰＤ２の入力も省略される。そのレベルシフト回路において、入力信号ＡＩＮＴが不定になると、トランジスタＴｐ１，Ｔｐ２，Ｔｎ１を介した貫通電流が流れてしまう。
【００１８】
これに対し、図１３のレベルシフト回路７では、入力信号ＡＩＮＴが不定となる場合、Ｈレベルのモード拡張信号ＩＮＴＤＰＤ２に基づいて、ＮＭＯＳトランジスタＴｎ３がオンされ、ＰＭＯＳトランジスタＴｐ３がオンされる。また、ノア回路８の出力信号により、ＰＭＯＳトランジスタＴｐ４がオンされ、ＮＭＯＳトランジスタＴｎ２がオフされる。これにより、レベルシフト回路７の出力信号ＡＥＸＴはＨレベルに固定される。このとき、ＰＭＯＳトランジスタＴｐ１がオフされるので、入力信号ＡＩＮＴの不定時においても貫通電流が流れることが防止される。
【００１９】
図１４には、モード拡張信号ＩＮＴＤＰＤ２を生成するための信号発生回路９を示しており、図１５には、その動作波形図を示している。
詳述すると、信号発生回路９において、ＰＭＯＳトランジスタＴｐ５，Ｔｐ６及びＮＭＯＳトランジスタＴｎ４が直列に接続されている。ＰＭＯＳトランジスタＴｐ５のソースには内部電源電圧ＶＩＮＴが供給され、ＮＭＯＳトランジスタＴｎ４のソースはグランドに接続されている。
【００２０】
ＰＭＯＳトランジスタＴｐ５のゲートにはパワーオンリセット信号ＰＯＲが入力され、ＰＭＯＳトランジスタＴｐ６及びＮＭＯＳトランジスタＴｎ４のゲートには、パワーダウンモード信号ＩＮＴＤＰＤ１が入力される。パワーオンリセット信号ＰＯＲは、内部電源電圧ＶＩＮＴの電位レベルを検知する信号であって、該内部電源電圧ＶＩＮＴが所定電圧以上のときにはＬレベル（接地電位レベル）となり、所定電圧未満に低下するとＨレベル（内部電源電圧ＶＩＮＴの電位レベル）となる。
【００２１】
パワーオンリセット信号ＰＯＲは、ＮＭＯＳトランジスタＴｎ５のゲートに入力されている。このＮＭＯＳトランジスタＴｎ５のドレインは、ＰＭＯＳトランジスタＴｐ６とＮＭＯＳトランジスタＴｎ４との接続部に接続され、トランジスタＴｎ５のソースはグランドに接続されている。従って、パワーオンリセット信号ＰＯＲによりトランジスタＴｎ５がオンされると、ＰＭＯＳトランジスタＴｐ６とＮＭＯＳトランジスタＴｎ４との接続部が接地電位となる。
【００２２】
ＰＭＯＳトランジスタＴｐ６とＮＭＯＳトランジスタＴｎ４との接続部には、ＮＭＯＳトランジスタＴｎ６のゲートが接続されている。ＮＭＯＳトランジスタＴｎ６のソースはグランドに接続されており、ＮＭＯＳトランジスタＴｎ６のドレインは、インバータ回路１０ａの入力端子とインバータ回路１０ｂの出力端子とに接続されている。
【００２３】
また、インバータ回路１０ａの出力端子とインバータ回路１０ｂの入力端子にはＮＭＯＳトランジスタＴｎ７のドレインが接続され、該トランジスタＴｎ７のソースはグランドに接続されている。このＮＭＯＳトランジスタＴｎ７のゲートにはパワーダウンモード信号ＩＮＴＤＰＤ１が入力される。
【００２４】
そして、この信号発生回路９において、インバータ回路１０ａの入力端子とインバータ回路１０ｂの出力端子との接続部の電位レベルがモード拡張信号ＩＮＴＤＰＤ２として出力される。
【００２５】
次に、信号発生回路９の動作を説明する。
図１５に示すように、半導体装置１の動作モードが通常モードである場合（時刻ｔ１以前）では、パワーダウンモード信号ＩＮＴＤＰＤ１とパワーオンリセット信号ＰＯＲはＬレベルとなっている。この場合、ＰＭＯＳトランジスタＴｐ５，Ｔｐ６がオン、ＮＭＯＳトランジスタＴｎ４，Ｔｎ５がオフされるため、ＮＭＯＳトランジスタＴｎ６のゲート電位はＨレベルになり、該トランジスタＴｎ６がオンされる。また、ＮＭＯＳトランジスタＴｎ７は、Ｌレベルのパワーダウンモード信号ＩＮＴＤＰＤ１によりオフされる。従って、信号発生回路９から出力されるモード拡張信号ＩＮＴＤＰＤ２はＬレベルとなる。
【００２６】
時刻ｔ１において、半導体装置１の動作モードが通常モードからＤＰＤモードに移行され、パワーダウンモード信号ＩＮＴＤＰＤ１がＬレベルからＨレベルに反転されると、内部電源発生回路４における内部電源電圧ＶＩＮＴの生成動作が停止されて該内部電源電圧ＶＩＮＴが徐々に低下する。
【００２７】
このとき、Ｈレベルのパワーダウンモード信号ＩＮＴＤＰＤ１により、ＰＭＯＳトランジスタＴｐ６がオフされ、ＮＭＯＳトランジスタＴｎ４がオンされるため、ＮＭＯＳトランジスタＴｎ６のゲート電位はＬレベルになり、該トランジスタＴｎ６がオフされる。また、ＮＭＯＳトランジスタＴｎ７は、Ｈレベルのパワーダウンモード信号ＩＮＴＤＰＤ１によりオンされる。従って、信号発生回路９から出力されるモード拡張信号ＩＮＴＤＰＤ２はＬレベルからＨレベルに反転される。
【００２８】
また、内部電源電圧ＶＩＮＴの低下に伴いパワーオンリセット信号ＰＯＲがＨレベルになる。このＨレベルのパワーオンリセット信号ＰＯＲにより、ＰＭＯＳトランジスタＴｐ５がオフされ、ＮＭＯＳトランジスタＴｎ５がオンされる。なおこのとき、信号発生回路９から出力されるモード拡張信号ＩＮＴＤＰＤ２はＨレベルに維持される。
【００２９】
時刻ｔ２にて、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転されると、内部電源発生回路４が活性化され内部電源電圧ＶＩＮＴが徐々に上昇される。ここで、内部電源電圧ＶＩＮＴが所定の電圧値になるまでの期間Ｔ１（時刻ｔ２〜ｔ３）では、パワーオンリセット信号ＰＯＲがＨレベルとなっているため、ＰＭＯＳトランジスタＴｐ５がオフされ、ＮＭＯＳトランジスタＴｎ５がオンされる。このとき、ＮＭＯＳトランジスタＴｎ６とＮＭＯＳトランジスタＴｎ７が共にオフになり、信号発生回路９から出力されるモード拡張信号ＩＮＴＤＰＤ２はＨレベルで維持される。
【００３０】
内部電源電圧ＶＩＮＴが上昇し、時刻ｔ３においてパワーオンリセット信号ＰＯＲがＬレベルとなると、ＰＭＯＳトランジスタＴｐ５がオンされＮＭＯＳトランジスタＴｎ５がオフされる。またこのとき、パワーダウンモード信号ＩＮＴＤＰＤ１によってトランジスタＴｐ６がオンされ、トランジスタＴｎ４がオフされるため、ＮＭＯＳトランジスタＴｎ６がオンされる。また、パワーダウンモード信号ＩＮＴＤＰＤ１によりＮＭＯＳトランジスタＴｎ７がオフされるため、信号発生回路９から出力されるモード拡張信号ＩＮＴＤＰＤ２はＨレベルからＬレベルに反転される。
【００３１】
このように、内部電源電圧ＶＩＮＴが低電圧でありパワーオンリセット信号ＰＯＲがＨレベルである期間Ｔ１で、モード拡張信号ＩＮＴＤＰＤ２がＨレベルに維持される。
【００３２】
【特許文献１】
特開２００２−１７０３８３号公報
【００３３】
【特許文献２】
特開２００２−３０５２４５号公報
【００３４】
【発明が解決しようとする課題】
ところで、パワーオンリセット信号ＰＯＲは、通常、内部電源電圧ＶＩＮＴが所定の電圧値まで復帰する復帰期間Ｔ２の途中（時刻ｔ３）でＨレベルからＬレベルに反転してしまう。そのため、モード拡張信号ＩＮＴＤＰＤ２のオン期間の拡張が、前述した貫通電流の対策として十分に補償することができない可能性がある。
【００３５】
また、半導体装置１に搭載される内部電源発生回路４としては、外部電源電圧ＶＥＸＴ（例えば、３．３Ｖ）に基づいて、複数の内部電源電圧ＶＩＮＴ１（例えば、２．０Ｖ）、ＶＩＮＴ２（例えば、４．０Ｖ）を発生するものも実用化されている。すなわち、内部電源発生回路４において、一方の内部電源電圧ＶＩＮＴ１が外部電源電圧ＶＥＸＴを降圧して生成され、他方の内部電源電圧ＶＩＮＴ２が外部電源電圧を昇圧して生成される。
【００３６】
この場合、図１６に示すように、内部電源電圧ＶＩＮＴ２が定電圧になるまでの復帰期間Ｔ３が内部電源電圧ＶＩＮＴ１の復帰期間Ｔ４よりも長くなるため、内部電源電圧ＶＩＮＴ２の復帰期間Ｔ３に対してモード拡張信号ＩＮＴＤＰＤ２のオン期間の拡張が不十分になってしまう。そのため、内部電源電圧ＶＩＮＴ２と外部電源電圧ＶＥＸＴとの間でレベルシフトするレベルシフト回路や内部電源電圧ＶＩＮＴ１とＶＩＮＴ２との間でレベルシフトするレベルシフト回路においては、上述した貫通電流が問題となる。
【００３７】
また一般に、内部電源電圧ＶＩＮＴ１を生成する回路（降圧回路）の駆動能力は、内部電源電圧ＶＩＮＴ２を生成する回路（昇圧回路）よりも大きい。そのため、貫通電流の対策が十分でないと、その貫通電流により内部電源電圧ＶＩＮＴ２を昇圧することができなくなり、ＤＰＤモードの復帰後において半導体装置１の再起動を正常に行うことができないといった問題も生じてしまう。
【００３８】
本発明は上記問題点を解決するためになされたものであって、その目的は、パワーダウンモードの復帰時に内部回路に流れる貫通電流を防止することができる半導体装置、及びその制御方法を提供することにある。
【００３９】
【課題を解決するための手段】
本発明の半導体装置では、内部電源発生回路により、内部電源電圧が発生され該内部電源電圧が内部回路に供給される。また、モード制御回路により、装置外部から入力される制御信号に基づいてパワーダウンモード信号が生成される。このパワーダウンモード信号のオン時に内部電源発生回路が非活性化され内部電源電圧の発生が停止され、その後、パワーダウンモード信号のオフ時に内部電源発生回路が活性化されて内部電源電圧が所定の電圧値に復帰される。
【００４０】
請求項１に記載の発明によれば、内部タイマーにより、パワーダウンモード信号のオフ後の経過時間が計測されてパワーダウンモード信号のオン期間を所定時間だけ拡張したモード拡張信号が生成される。そして、内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路にモード拡張信号が入力されることで該回路が非活性化される。なおここで、内部回路の動作電圧となる２つの電源電圧は、一方のみが内部電源電圧であってもよいし、両方が内部電源電圧であってもよい。
【００４１】
このようにすれば、内部電源発生回路が活性化されて内部電源電圧が所定の電圧値までに復帰される期間において、モード拡張信号を確実にオンさせることができる。そして、そのモード拡張信号により内部回路を非活性化させることで、その回路に流れる貫通電流を防止することが可能となる。
【００４２】
請求項２に記載の発明によれば、信号発生回路において、内部電源電圧に基づいて動作する発振部の発振周波数が周波数検出手段により検出され、その周波数検出手段から出力される検出信号に基づいてモード拡張信号が生成される。そして、内部回路の少なくとも一部回路にモード拡張信号が入力されることで該回路が非活性化される。このようにすれば、請求項１に記載の発明と同様に、内部電源電圧の復帰期間において、モード拡張信号を確実にオンさせることができ、内部回路に流れる貫通電流を防止することが可能となる。
【００４３】
請求項３に記載の発明によれば、信号発生回路において、パワーダウンモード信号のオフ後に電圧レベルが徐々に上昇する電圧信号が電圧発生手段により出力され、その電圧信号が所定電圧以上に上昇したことが電圧検出手段により検出される。この電圧検出手段から出力される検出信号に基づいてモード拡張信号が生成され、内部回路の少なくとも一部回路にモード拡張信号が入力されることで該回路が非活性化される。このようにすれば、請求項１に記載の発明と同様に、内部電源電圧の復帰期間において、モード拡張信号を確実にオンさせることができ、内部回路に流れる貫通電流を防止することが可能となる。
【００４４】
請求項４に記載の発明によれば、信号発生回路において、装置外部から入力される制御信号に基づいて所定のコマンドがコマンド認識部で認識され、そのコマンド認識部の出力信号に基づいてモード拡張信号が生成される。そして、内部回路の少なくとも一部回路にモード拡張信号が入力されることで該回路が非活性化される。このようにすれば、請求項１に記載の発明と同様に、内部電源電圧の復帰期間において、モード拡張信号を確実にオンさせることができ、内部回路に流れる貫通電流を防止することが可能となる。
【００４５】
請求項５に記載の発明によれば、信号発生回路は、フリップフロップ回路を備え、該フリップフロップ回路にはコマンド認識部の出力信号と前記パワーダウンモード信号とが入力される。
【００４６】
請求項６に記載の発明によれば、フリップフロップ回路は、セット入力部とリセット入力部とを有し、セット入力部に入力されるパワーダウンモード信号によりモード拡張信号がオンされ、リセット部に入力されるコマンド認識部の出力信号によりモード拡張信号がオフされる。
【００４７】
請求項７に記載の発明によれば、内部電源電圧と外部電源電圧との間で電圧変換を行うレベルシフト回路にモード拡張信号が入力され、そのレベルシフト回路が非活性化される。よって、内部電源電圧の復帰期間においてレベルシフト回路の入力が不定となり貫通電流が流れるといった問題が回避される。
【００４８】
請求項８に記載の発明によれば、内部電源発生回路により、第１内部電源電圧と、その電圧とは異なる第２内部電源電圧とが生成される。そして、第１内部電源電圧と第２内部電源電圧との間で電圧変換を行うレベルシフト回路にモード拡張信号が入力され、そのレベルシフト回路が非活性化される。よって、各内部電源電圧の復帰期間においてレベルシフト回路の入力が不定となり貫通電流が流れるといった問題が回避される。
【００４９】
請求項９，１０に記載の発明では、パワーダウンモード信号のオン時に、内部電源発生回路が非活性化され内部電源電圧が第１電位レベルから第２電位レベルに制御される。その後、パワーダウンモード信号のオフ時には、内部電源発生回路が活性化され内部電源電圧が第２電位レベルから第１電位レベルに復帰される。
【００５０】
請求項９に記載の発明によれば、パワーダウンモード信号のオフ後の時間経過が内部タイマーにより計測され、その内部タイマーの出力信号により、内部電源電圧を含む２つの電源電圧が供給されて動作する内部回路の少なくとも一部回路が所定時間非活性化される。このようにすれば、パワーダウンモードの解除後、内部電源発生回路が活性化されて内部電源電圧が第２電位レベルから第１電位レベルに復帰する期間において、内部回路を非活性化させることにより、その回路に流れる貫通電流を防止することが可能となる。
【００５１】
請求項１０に記載の発明によれば、パワーダウンモード信号のオフ後において、パワーダウンモード以外の動作モードに移行するための所定のコマンドが認識されるまで内部回路の少なくとも一部回路が非活性化される。このようにすれば、請求項９に記載の発明と同様に、内部電源電圧の復帰期間において、内部回路に流れる貫通電流を防止することが可能となる。
【００５２】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図面に従って説明する。
【００５３】
図１は、本実施形態の半導体装置（具体的には、ＳＤＲＡＭ）１１を示している。尚、図１において、従来例と同様の構成（入力回路２、モード制御回路３、内部電源発生回路４、内部回路５）については同一の符号を付し、その説明を一部省略する。
【００５４】
図１に示すように、半導体装置１１には、入力回路２と、モード制御回路３と、内部電源発生回路４と、内部回路５と、内部タイマー１２とが設けられている。内部回路５は、内部処理回路６とレベルシフト回路７とを備える。内部処理回路６は、半導体装置１１における各種処理を実行するためのＣＰＵやその周辺回路を含む。レベルシフト回路７は、従来技術にて説明したレベルシフト回路（図１３参照）と同一の回路構成であり、内部処理回路６から入力される入力信号ＡＩＮＴに対して、内部電源電圧ＶＩＮＴから外部電源電圧ＶＥＸＴの電圧レベルに電圧変換した出力信号ＡＥＸＴを出力する。
【００５５】
内部タイマー１２には、モード制御回路３からパワーダウンモード信号ＩＮＴＤＰＤ１が入力される。内部タイマー１２は、パワーダウンモード信号ＩＮＴＤＰＤ１のオン期間（Ｈレベルとなる期間）を所定時間だけ拡張したモード拡張信号ＩＮＴＤＰＤ２を生成して出力する。
【００５６】
図２には内部タイマー１２の回路構成を示し、図３にはその動作波形図を示す。
図２に示すように、内部タイマー１２は、ＤＰＤ信号生成部１４、発振部１５、カウント部１６、解除信号出力部１７を備える。この内部タイマー１２において、ＤＰＤ信号生成部１４（ノア回路１４ａ，１４ｂ）、発振部１５、カウント部１６、解除信号出力部１７には、動作電圧として外部電源電圧ＶＥＸＴが供給されている。
【００５７】
発振部１５は所定周波数の発振信号ＯＳＣを出力する。カウント部１６は、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転するとき、その信号の立下りエッジを検出して前記発振部１５の発振信号ＯＳＣのカウント動作を開始する。解除信号出力部１７は、カウント部１６のカウント値Ｃ１が所定値を越えたか否かを判定し、カウント値Ｃ１が所定値を越えたときに、パルス状の解除信号ＣＡを出力する。
【００５８】
ＤＰＤ信号生成部１４は、２つのノア回路１４ａ，１４ｂからなるフリップフロップ回路である。ＤＰＤ信号生成部１４のノア回路１４ａには、第１入力端子にパワーダウンモード信号ＩＮＴＤＰＤ１が入力され、第２入力端子にクリア信号ＣＬＲＢが入力され、第３入力端子にノア回路１４ｂの出力信号が入力されている。ノア回路１４ａの出力信号はノア回路１４ｂの第１入力端子に入力され、該ノア回路１４ｂの第２入力端子には、解除信号ＣＡが入力される。そして、ノア回路１４ｂの出力信号がモード拡張信号ＩＮＴＤＰＤ２として出力される。
【００５９】
なお、ＤＰＤ信号生成部１４において、ノア回路１４ａの入力端子がセット入力部に相当し、ノア回路１４ｂの入力端子がリセット入力部に相当する。
このように構成した内部タイマー１２の動作を説明する。
【００６０】
図３に示すように、半導体装置１１の動作モードがＤＰＤモードであり、モード制御回路３からのパワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルであるとき、ノア回路１４ａの出力信号がＬレベル、ノア回路１４ｂの出力信号がＨレベルとなる。このとき、ＤＰＤ信号生成部１４からＨレベルのモード拡張信号ＩＮＴＤＰＤ２が出力される。
【００６１】
時刻ｔ１１において、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転すると、内部電源発生回路４が活性化され、同内部電源発生回路４の出力電圧である内部電源電圧ＶＩＮＴが徐々に上昇される。また、内部タイマー１２において、カウント部１６により発振部１５から出力される発振信号ＯＳＣのカウント動作が開始され、時刻ｔ１１以降ではそのカウント値Ｃ１が「１」ずつカウントアップされる。
【００６２】
時刻ｔ１１から所定時間が経過した時刻ｔ１２では、解除信号出力部１７により、カウント値Ｃ１が所定値を越えたことが判定され、パルス状の解除信号ＣＡが出力される。この解除信号ＣＡにより、ＤＰＤ信号生成部１４におけるノア回路１４ｂの出力信号がＬレベルになり、ＤＰＤ信号生成部１４から出力されるモード拡張信号ＩＮＴＤＰＤ２がＨレベルからＬレベルに反転される。
【００６３】
半導体装置１１において、内部電源電圧ＶＩＮＴが所定の電圧値（＝２．０Ｖ）まで復帰する復帰期間Ｔ１１は、内部回路５の動作状態に応じて異なる。そのため、本実施形態では、内部タイマー１２における解除信号ＣＡの出力タイミング（時刻ｔ１２）は、内部回路５の動作状態を考慮して、モード拡張信号ＩＮＴＤＰＤ２の拡張時間（時刻ｔ１１〜ｔ１２）が内部電源電圧ＶＩＮＴの復帰期間Ｔ１１よりも長くなるよう設定されている。
【００６４】
そして、このモード拡張信号ＩＮＴＤＰＤ２がレベルシフト回路７（図１３参照）に入力されることにより、該レベルシフト回路７における貫通電流が防止される。
【００６５】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
内部タイマー１２は、外部電源電圧ＶＥＸＴが供給されて動作し、パワーダウンモード信号ＩＮＴＤＰＤ１のオフ後の経過時間を正確に計測することができる。従って、その内部タイマー１２により、パワーダウンモード信号ＩＮＴＤＰＤ１に対するモード拡張信号ＩＮＴＤＰＤ２の拡張時間（時刻ｔ１１〜時刻ｔ１２の期間）が的確に設定される。具体的には、内部電源電圧ＶＩＮＴの復帰期間Ｔ１１において、モード拡張信号ＩＮＴＤＰＤ２がＨレベルに維持され、そのモード拡張信号ＩＮＴＤＰＤ２によりレベルシフト回路７が非活性化される。このように、内部電源電圧ＶＩＮＴの復帰期間Ｔ１１において、レベルシフト回路７を非活性化させることにより、レベルシフト回路７に流れる貫通電流を防止することができる。
【００６６】
（第２実施形態）
以下、本発明を具体化した第２実施形態を説明する。
本実施形態の半導体装置１１は、第１実施形態の内部タイマー１２に代えて、図４に示す信号発生回路２１を備える。
【００６７】
詳述すると、信号発生回路２１は、発振部２２と、周波数検出部２３と、解除信号出力部２４と、ＤＰＤ信号生成部１４とにより構成されている。なお、ＤＰＤ信号生成部１４は、上記第１実施形態と同一の回路構成である。
【００６８】
発振部２２は、奇数段（図４では３段）のインバータ回路２２ａ，２２ｂ，２２ｃがループ状に接続されており、リングオシレータを構成している。この発振部２２には、内部電源発生回路４からの内部電源電圧ＶＩＮＴが供給されており、内部電源電圧ＶＩＮＴの電圧値に応じた周波数の発振信号ＯＳＣ１が発振部２２から出力される。
【００６９】
周波数検出部２３及び解除信号出力部２４には外部電源電圧ＶＥＸＴが供給されており、周波数検出部２３及び解除信号出力部２４の各回路は、外部電源電圧ＶＥＸＴに基づいて動作する。
【００７０】
すなわち、周波数検出部２３は、発振部２２の発振信号ＯＳＣ１を取り込み、発振信号ＯＳＣ１の周波数を検出する。ここで、発振信号ＯＳＣ１が所定の周波数よりも低い場合、周波数検出部２３は、Ｌレベルの検出信号ＭＯＮ１を出力し、発振信号ＯＳＣ１が所定の周波数以上となると、Ｈレベルの検出信号ＭＯＮ１を出力する。なお、所定の周波数としては、通常モード時（内部電源電圧ＶＩＮＴが２．０Ｖである時）での発振部２２の発振周波数よりも若干低い周波数が設定されている。また、解除信号出力部２４は、検出信号ＭＯＮ１の立ち上がりエッジを検出し、その検出時にパルス状の解除信号ＣＡを出力する。
【００７１】
このように構成した信号発生回路２１の動作を説明する。
図５に示すように、時刻ｔ２１において、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転すると、内部電源発生回路４が活性化され、内部電源電圧ＶＩＮＴが徐々に上昇される。この内部電源電圧ＶＩＮＴの上昇に伴い、発振部１５の発振信号ＯＳＣ１の周波数は徐々に高くなる。
【００７２】
時刻ｔ２２では、周波数検出部２３により、発振信号ＯＳＣ１が所定の周波数を越えたことが検出され、検出信号ＭＯＮ１がＬレベルからＨレベルに反転される。そして、解除信号出力部２４からパルス状の解除信号ＣＡが出力される。この解除信号ＣＡにより、ＤＰＤ信号生成部１４におけるノア回路１４ｂの出力信号がＬレベルになり、ＤＰＤ信号生成部１４から出力されるモード拡張信号ＩＮＴＤＰＤ２がＨレベルからＬレベルに反転される。
【００７３】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
発振部２２の発振周波数が所定の周波数以上となるタイミング（時刻ｔ２２）を周波数検出部２３で検出し、その周波数検出部２３から出力される検出信号ＭＯＮ１に基づいてモード拡張信号ＩＮＴＤＰＤ２がオフされる。このようにすれば、パワーダウンモード信号ＩＮＴＤＰＤ１に対するモード拡張信号ＩＮＴＤＰＤ２の拡張時間（時刻ｔ２１〜時刻ｔ２２の期間）を内部電源電圧ＶＩＮＴの電圧レベルに応じて的確に設定することができる。つまり、内部電源電圧ＶＩＮＴの復帰期間に、モード拡張信号ＩＮＴＤＰＤ２を確実にオンさせることができる。そして、そのモード拡張信号ＩＮＴＤＰＤ２をレベルシフト回路７（図１３参照）に入力し、内部電源電圧ＶＩＮＴの復帰期間においてレベルシフト回路７を非活性化させることにより、レベルシフト回路７に流れる貫通電流を防止することができる。
【００７４】
（第３実施形態）
以下、本発明を具体化した第３実施形態を説明する。
本実施形態の半導体装置１１は、第１実施形態の内部タイマー１２に代えて、図６に示す信号発生回路３１を備える。
【００７５】
信号発生回路３１は、電圧発生部３２と、電圧検出部３３と、解除信号出力部３４と、ＤＰＤ信号生成部１４とにより構成されている。ＤＰＤ信号生成部１４は、上記第１実施形態と同一の回路構成である。
【００７６】
詳述すると、電圧発生部３２において、ＰＭＯＳトランジスタＴｐ１１，Ｔｐ１２が直列に接続されている。ＰＭＯＳトランジスタＴｐ１１のソースには外部電源電圧ＶＥＸＴが供給され、ＰＭＯＳトランジスタＴｐ１２のドレインは、抵抗Ｒ１１を介してグランドに接続されている。ＰＭＯＳトランジスタＴｐ１１のゲートには、モード制御回路３からのパワーダウンモード信号ＩＮＴＤＰＤ１が入力される。また、ＰＭＯＳトランジスタＴｐ１２は、そのゲートとドレインとが接続されており、それら接続部から電圧信号ＶＲが出力される。
【００７７】
電圧検出部３３は、インバータ回路３５、ＰＭＯＳトランジスタＴｐ１３及びＮＭＯＳトランジスタＴｎ１１を備え、電圧発生部３２から出力される電圧信号ＶＲが所定電圧に達したことを検出して検出信号ＭＯＮ２を活性化する。
【００７８】
具体的には、電圧検出部３３において、ＰＭＯＳトランジスタＴＰ１３とＮＭＯＳトランジスタＴｎ１１が直列に接続されている。ＰＭＯＳトランジスタＴｐ１３のソースには外部電源電圧ＶＥＸＴが供給され、ＮＭＯＳトランジスタＴｎ１１のソースはグランドに接続されている。ＰＭＯＳトランジスタＴｐ１３のゲートはグランドに接続されており、ＮＭＯＳトランジスタＴｎ１１のゲートには電圧信号ＶＲが入力される。
【００７９】
ＰＭＯＳトランジスタＴＰ１３とＮＭＯＳトランジスタＴｎ１１とにより論理反転回路が構成され、ＰＭＯＳトランジスタＴＰ１３とＮＭＯＳトランジスタＴｎ１１との接続部が論理反転回路の出力端子となる。その出力端子には、インバータ回路３５が接続され、該インバータ回路３５を介して検出信号ＭＯＮ２が出力される。
【００８０】
電圧検出部３３において、ＰＭＯＳトランジスタＴＰ１３とＮＭＯＳトランジスタＴｎ１１とからなる論理反転回路のしきい値電圧は、ＰＭＯＳトランジスタＴｐ１３のコンダクタンスとＮＭＯＳトランジスタＴｎ１１のコンダクタンスとのバランスにより設定される。
【００８１】
具体的に、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転され、半導体装置１１の動作モードがＤＰＤモードから通常モードへ復帰するとき、電圧信号ＶＲは接地電圧から上昇して予め設定された所定電圧になる。その所定電圧に至るまでの一定の電圧値がしきい値電圧として設定されている。従って、電圧信号ＶＲがそのしきい値電圧を超えたときには電圧検出部３３からＨレベルの検出信号ＭＯＮ２が出力される。
【００８２】
解除信号出力部３４は、バッファ回路３６とインバータ回路３７とアンド回路３８とを備える。この解除信号出力部３４において、電圧検出部３３からの検出信号ＭＯＮ２が、アンド回路３８の第１入力端子に入力されるとともに、バッファ回路３６とインバータ回路３７とを介してアンド回路３８の第２入力端子に入力される。ここで、検出信号ＭＯＮ２がＬレベルからＨレベルに反転されると、そのアンド回路３８からパルス状の解除信号ＣＡが出力され、その解除信号ＣＡはＤＰＤ信号生成部１４に入力される。
【００８３】
このように構成した信号発生回路３１の動作を説明する。
図７に示すように、モード制御回路３から出力されるパワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルになると、内部電源発生回路４が非活性化されるため、内部電源電圧ＶＩＮＴが接地電圧まで徐々に低下する。このとき、電圧発生部３２において、ＰＭＯＳトランジスタＴｐ１１がオフされるため、電圧信号ＶＲも接地電圧まで徐々に低下する。そして、電圧信号ＶＲが低下することにより、電圧検出部３３の検出信号ＭＯＮ２は、ＨレベルからＬレベルに反転される。また、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルとなることで、ノア回路１４ａの出力信号がＬレベル、ノア回路１４ｂの出力信号がＨレベルとなり、ＤＰＤ信号生成部１４からＨレベルのモード拡張信号ＩＮＴＤＰＤ２が出力される。
【００８４】
時刻ｔ３１において、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転すると、内部電源発生回路４が活性化され、内部電源電圧ＶＩＮＴが徐々に上昇される。またこのとき、電圧発生部３２において、ＰＭＯＳトランジスタＴｐ１１がオンされ、電圧信号ＶＲが所定電圧となるまで徐々に上昇される。そして、時刻ｔ３２において、電圧信号ＶＲが電圧検出部３３のしきい値電圧を越えたとき、電圧検出部３３の検出信号ＭＯＮ２がＬレベルからＨレベルに反転される。
【００８５】
この時刻ｔ３２において、パルス状の解除信号ＣＡが解除信号出力部３４から出力され、ＤＰＤ信号生成部１４におけるノア回路１４ｂの出力信号がＬレベルになり、ＤＰＤ信号生成部１４から出力されるモード拡張信号ＩＮＴＤＰＤ２がＨレベルからＬレベルに反転される。
【００８６】
半導体装置１１では、内部電源電圧ＶＩＮＴの復帰期間は内部回路５の動作状態に応じて異なるのに対し、電圧信号ＶＲの復帰期間（時刻ｔ３１〜ｔ３２）は、内部回路５の動作状態にかかわらず一定の時間となる。本実施形態では、その電圧信号ＶＲの復帰期間が、モード拡張信号ＩＮＴＤＰＤ２の拡張時間（時刻ｔ３１〜ｔ３２）であり、内部電源電圧ＶＩＮＴの復帰期間よりも長くなるよう設定されている。
【００８７】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
パワーダウンモード信号ＩＮＴＤＰＤ１のオフ後において、電圧発生部３２から出力される電圧信号ＶＲが徐々に上昇され、電圧検出部３３によりその電圧信号ＶＲが所定の電圧値以上に達したことが検出される。この電圧検出部３３の検出信号ＭＯＮ２に基づいてモード拡張信号ＩＮＴＤＰＤ２がオフされる。このようにすれば、内部電源電圧ＶＩＮＴの復帰期間において、モード拡張信号ＩＮＴＤＰＤ２を確実にオンさせることができる。そして、そのモード拡張信号ＩＮＴＤＰＤ２をレベルシフト回路７（図１３参照）に入力し、内部電源電圧ＶＩＮＴの復帰期間にてレベルシフト回路７を非活性化させることにより、レベルシフト回路７に流れる貫通電流を防止することができる。
【００８８】
（第４実施形態）
以下、本発明を具体化した第４実施形態を説明する。
本実施形態の半導体装置１１は、第１実施形態の内部タイマー１２に代えて、図８に示す信号発生回路４１を備える。
【００８９】
半導体装置１１では、ＤＰＤモードから通常モードへ復帰するとき、メモリをアクセスするための初期化処理として、モードレジスタセットのコマンド等が発行される。本実施形態では、そのモードレジスタセットコマンドを利用して、モード拡張信号ＩＮＴＤＰＤ２のオン期間を拡張するよう構成している。
【００９０】
詳しくは、信号発生回路４１は、コマンド認識部４２とＤＰＤ信号生成部１４とを備える。ＤＰＤ信号生成部１４は、上記第１実施形態と同一の回路構成である。
【００９１】
コマンド認識部４２は、アンド回路４３，４４、バッファ回路４５、及びインバータ回路４６を備える。コマンド認識部４２のアンド回路４３は、多入力の論理ゲートであり、その第１入力端子に制御信号ＩＮＴＣＳＱＢが入力され、第２入力端子に制御信号ＩＮＴＲＡＳＱＢが入力される。さらに、アンド回路４３の第３入力端子に制御信号ＩＮＴＣＡＳＱＢが入力され、第４入力端子に制御信号ＩＮＴＷＥＱＢが入力される。
【００９２】
そして、アンド回路４３の出力信号は、アンド回路４４、バッファ回路４５、インバータ回路４６からなるパルス生成部に入力される。具体的には、アンド回路４３の出力信号は、アンド回路４４の第１入力端子に入力されるとともに、バッファ回路４５及びインバータ回路４６を介してアンド回路４４の第２入力端子に入力される。
【００９３】
ここで、アンド回路４３に入力される各制御信号は、モード制御回路３において、各種モードを判定するために使用する信号であり、装置外部から入力回路２を介して入力される制御信号に基づいて生成される。
【００９４】
本実施形態の半導体装置１１では、モードレジスタセットのコマンドが発行されるときには、アンド回路４３の入力信号である各制御信号ＩＮＴＣＳＱＢ，ＩＮＴＲＡＳＱＢ，ＩＮＴＣＡＳＱＢ，ＩＮＴＷＥＱＢがＨレベルとなる。従って、そのコマンドが発行されるとき、コマンド認識部４２おいてアンド回路４３の出力信号がＬレベルからＨレベルに反転され、アンド回路４４からパルス状の解除信号ＣＡが出力される。
【００９５】
このように構成した信号発生回路４１の動作を説明する。
図９に示すように、時刻ｔ４１において、ＤＰＤモードを解除するコマンドＤＰＤＥＸが発行される。このとき、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転される。そのため、内部電源発生回路４が活性化されて、内部電源電圧ＶＩＮＴが徐々に上昇される。
【００９６】
また、コマンドＤＰＤＥＸが発行されて所定時間が経過した時刻ｔ４２において、モードレジスタセットのコマンドＭＲＳが発行される。このコマンドＭＲＳが発行されるとき、信号発生回路４１のコマンド認識部４２において、アンド回路４３の出力信号がＬレベルからＨレベルに反転され、アンド回路４４からパルス状の解除信号ＣＡが出力される。そして、その解除信号ＣＡにより、モード拡張信号ＩＮＴＤＰＤ２がＨレベルからＬレベルに反転される。
【００９７】
このように、本実施形態では、ＤＰＤモードの解除コマンドＤＰＤＥＸが発行される時刻ｔ４１からモードレジスタセットのコマンドＭＲＳが発行される時刻ｔ４２までの期間が、モード拡張信号ＩＮＴＤＰＤ２の拡張時間（時刻ｔ４１〜ｔ４２）となる。
【００９８】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
モードレジスタセットのコマンドＭＲＳがコマンド認識部４２で認識され、そのコマンド認識部４２から出力される解除信号ＣＡに基づいてモード拡張信号ＩＮＴＤＰＤ２がオフされる。このようにすれば、内部電源電圧ＶＩＮＴの復帰期間において、モード拡張信号ＩＮＴＤＰＤ２を確実にオンさせることができる。そして、そのモード拡張信号ＩＮＴＤＰＤ２をレベルシフト回路７（図１３参照）に入力し、レベルシフト回路７を非活性化させることにより、レベルシフト回路７に流れる貫通電流を防止することができる。
【００９９】
上記実施形態は、次に示すように変更することもできる。
・上記各実施形態の半導体装置１１では、内部電源電圧ＶＩＮＴと外部電源電圧ＶＥＸＴとの間で電圧変換を行うレベルシフト回路７に適用するものであるが、これに限定されるものではない。例えば、図１０に示すように、内部電源発生回路４から出力される第１内部電源電圧ＶＩＮＴ１と第２内部電源電圧ＶＩＮＴ２との間で電圧変換を行うレベルシフト回路７に適用してもよい。
【０１００】
具体的には、図１０の半導体装置１１において、内部電源発生回路４は第１発生部４ａと第２発生部４ｂとを備える。第１発生部４ａは、外部電源電圧ＶＥＸＴ（＝３．３Ｖ）を降圧することで第１内部電源電圧ＶＩＮＴ１（＝２．０Ｖ）を生成し、その内部電源電圧ＶＩＮＴ１を内部処理回路６及びレベルシフト回路７に供給する。また、第２発生部４ｂは、外部電源電圧ＶＥＸＴを昇圧することで第２内部電源電圧ＶＩＮＴ２（＝４．０Ｖ）を生成し、その内部電源電圧ＶＩＮＴ２をレベルシフト回路７に供給する。
【０１０１】
また、レベルシフト回路７には、内部タイマー１２からのモード拡張信号ＩＮＴＤＰＤ２が入力され、各内部電源電圧ＶＩＮＴ１，ＶＩＮＴ２の復帰期間において、レベルシフト回路７が非活性化される。ここで、外部電源電圧ＶＥＸＴを昇圧することで生成される第２内部電源電圧ＶＩＮＴ２の復帰期間は、内部電源電圧ＶＩＮＴ１の復帰期間よりも長くなる。そのため、内部タイマー１２におけるモード拡張信号ＩＮＴＤＰＤ２の拡張時間は、その第２内部電源電圧ＶＩＮＴ２の復帰期間よりも長くなるよう設定される。
【０１０２】
このようにすれば、レベルシフト回路７における貫通電流を防止できる。また、外部電源電圧ＶＥＸＴよりも高い第２内部電源電圧ＶＩＮＴ２を確実に昇圧することが可能となる。
【０１０３】
・上記各実施形態では、レベルシフト回路７で電圧変換する電源電圧として、正電位の内部電源電圧ＶＩＮＴ１（＝２．０Ｖ），ＶＩＮＴ２（＝４．０Ｖ）を用いるものであるが、それ以外に負電位の内部電源電圧を用いてもよい。
【０１０４】
・上記各実施形態において、内部電源発生回路４は、非活性時（ＤＰＤモード時）に内部電源電圧ＶＩＮＴを接地電位にするものであるが、内部電源電圧ＶＩＮＴをフローティング電位にするものでもよい。
【０１０５】
・上記各実施形態の半導体装置１１では、レベルシフト回路７の貫通電流を防止する構成であるが、これに限定されるものではなく、内部回路５におけるレベルシフト回路７以外の回路にモード拡張信号ＩＮＴＤＰＤ２を供給して貫通電流を防止するよう構成してもよい。
【０１０６】
図１１には、その具体例としての信号伝達回路を示している。この信号伝達回路において、入力信号ＡＩＮはインバータ回路５１に入力され、そのインバータ回路５１の出力信号がＮＭＯＳトランジスタＴｎ５１を介してインバータ回路５２に伝達され、該インバータ回路５２から出力信号ＡＯＵＴとして出力される。各インバータ回路５１，５２の電源端子には、外部電源電圧ＶＥＸＴが供給されている。つまり、入力信号ＡＩＮと出力信号ＡＯＵＴとは、外部電源電圧ＶＥＸＴの電圧レベルで振幅する信号である。
【０１０７】
また、ＮＭＯＳトランジスタＴｎ５１のゲートには、制御信号Ｓ１がインバータ回路５３を介して入力される。そのインバータ回路５３の電源端子には、外部電源電圧ＶＥＸＴ（例えば、３．３Ｖ）よりも高い昇圧電圧Ｖｐｐ（例えば、４．０Ｖ）が供給されている。昇圧電圧Ｖｐｐは、内部電源発生回路４での昇圧動作により生成される内部電源電圧である。このように、ＮＭＯＳトランジスタＴｎ５１を外部電源電圧ＶＥＸＴよりも高いゲート電圧で駆動することにより、外部電源電圧ＶＥＸＴの電圧レベルで振幅する入力信号ＡＩＮをＮＭＯＳトランジスタＴｎ５１を介して伝達できるようにしている。
【０１０８】
また、ＮＭＯＳトランジスタＴｎ５１とインバータ回路５２との間には、ＰＭＯＳトランジスタＴｐ５１のドレインが接続され、該トランジスタＴｐ５１のソースには外部電源電圧ＶＥＸＴが供給されている。また、そのトランジスタＴｐ５１のゲートには、内部タイマー１２からのモード拡張信号ＩＮＴＤＰＤ２がインバータ回路５４を介して入力される。
【０１０９】
ここで、ＤＰＤモード時に内部電源電圧Ｖｐｐが低下するとインバータ回路５２の入力が不定となり該インバータ回路５２を介して貫通電流が流れる可能性がある。その貫通電流を防止するために、ＤＰＤモード時には、モード拡張信号ＩＮＴＤＰＤ２に基づいてＰＭＯＳトランジスタＴｐ５１をオンすることでインバータ回路５２の入力を外部電源電圧ＶＥＸＴの電圧レベルに固定するようにしている。また、ＤＰＤモードから通常モードに移行して内部電源電圧Ｖｐｐが復帰する期間においても、モード拡張信号ＩＮＴＤＰＤ２によりＰＭＯＳトランジスタＴｐ５１をオンすることで、貫通電流を確実に防止することができる。
【０１１０】
・上記第１実施形態の内部タイマー１２は、カウント部１６が発振部２２の発振信号ＯＳＣをカウントアップすることで、パワーダウンモード信号ＩＮＴＤＰＤ１のオフ後の経過時間を計測する構成であったが、これに限定されるものではない。例えば、カウントアップするのではなく、カウントダウンするカウント部を用いてもよい。また、発振部２２の発振信号ＯＳＣをカウントするのではなく、外部から入力されるクロック信号ＣＬＫをカウントするカウント部を用いてもよい。
【０１１１】
・上記第４実施形態では、モードレジスタセットのコマンドＭＲＳを認識した時にモード拡張信号ＩＮＴＤＰＤ２をオフする構成であるが、初期化処理を行うための別のコマンド（例えば、プリチャージやオートリフレッシュのコマンド）を認識した時にモード拡張信号ＩＮＴＤＰＤ２をオフする構成としてもよい。
【０１１２】
・内部タイマー１２及び信号発生回路２１，３１，４１は、外部電源電圧ＶＥＸＴが供給され動作する構成であるが、これに限定されるものではない。具体的に、半導体装置には、ＤＰＤモード時においても活性化されている内部電源発生回路を備えるものもある。その内部電源発生回路で生成される内部電源電圧は、パワーダウンモード信号ＩＮＴＤＰＤ１のオン・オフにかかわらず、常に一定の電圧値で維持されるため、その内部電源電圧を内部タイマー１２及び信号発生回路２１，３１，４１に供給する構成としてもよい。
【０１１３】
・上記実施形態では、半導体装置１１としてクロック同期型の半導体記憶装置（ＳＤＲＡＭ）に具体化するものであったが、それ以外の半導体装置に具体化してもよい。
【０１１４】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいてパワーダウンモード信号を生成するモード制御回路とを備え、前記パワーダウンモード信号のオン時に前記内部電源発生回路を非活性化させて内部電源電圧の発生を停止させ、前記パワーダウンモード信号のオフ時に前記内部電源発生回路を活性化させて内部電源電圧を所定の電圧値に復帰させる半導体装置において、
前記パワーダウンモード信号のオフ後の経過時間を計測して前記パワーダウンモード信号のオン期間を所定時間だけ拡張したモード拡張信号を生成する内部タイマーを備え、
前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路に、前記モード拡張信号を入力して該回路を非活性化させることを特徴とする半導体装置。
（付記２）前記内部タイマーは、所定周波数の発振信号を出力する発振部と、発振部の発振信号をカウントするカウント部と、前記カウント部のカウント値が所定値に達したとき解除信号を出力する解除信号出力部と、前記パワーダウンモード信号と前記解除信号とが入力されるフリップフロップ回路を含むことを特徴とする付記１に記載の半導体装置。
（付記３）前記フリップフロップ回路は、前記モード拡張信号をオンするためのセット入力部と、前記モード拡張信号をオフするためのリセット入力部とを有し、前記セット入力部には前記パワーダウンモード信号が入力され、前記リセット入力部には前記解除信号が入力されることを特徴とする付記２に記載の半導体装置。
（付記４）内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいてパワーダウンモード信号を生成するモード制御回路とを備え、前記パワーダウンモード信号のオン時に前記内部電源発生回路を非活性化させて内部電源電圧の発生を停止させ、前記パワーダウンモード信号のオフ時に前記内部電源発生回路を活性化させて内部電源電圧を所定の電圧値に復帰させる半導体装置において、
前記内部電源電圧が供給されて動作する発振部の発振信号が所定周波数に達したことを検出する周波数検出手段を含み、該周波数検出手段から出力される検出信号に基づいて前記パワーダウンモード信号のオン期間を所定時間だけ拡張したモード拡張信号を生成する信号発生回路を備え、
前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路に、前記モード拡張信号を入力して該回路を非活性化させることを特徴とする半導体装置。
（付記５）内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいてパワーダウンモード信号を生成するモード制御回路とを備え、前記パワーダウンモード信号のオン時に前記内部電源発生回路を非活性化させて内部電源電圧の発生を停止させ、前記パワーダウンモード信号のオフ時に前記内部電源発生回路を活性化させて内部電源電圧を所定の電圧値に復帰させる半導体装置において、
前記パワーダウンモード信号のオフ後に電圧レベルが徐々に上昇する電圧信号を出力する電圧発生手段と、前記電圧信号が所定電圧以上に上昇したことを検出する電圧検出手段とを含み、該電圧検出手段から出力される検出信号に基づいて前記パワーダウンモード信号のオン期間を所定時間だけ拡張したモード拡張信号を生成する信号発生回路を備え、
前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路に、前記モード拡張信号を入力して該回路を非活性化させることを特徴とする半導体装置。
（付記６）内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいてパワーダウンモード信号を生成するモード制御回路とを備え、前記パワーダウンモード信号のオン時に前記内部電源発生回路を非活性化させて内部電源電圧の発生を停止させ、前記パワーダウンモード信号のオフ時に前記内部電源発生回路を活性化させて内部電源電圧を所定の電圧値に復帰させる半導体装置において、
装置外部から入力される制御信号に基づいて所定のコマンドを認識するコマンド認識部を含み、該コマンド認識部の出力信号に基づいて前記パワーダウンモード信号のオン期間を所定コマンドが外部から印加されるまで拡張したモード拡張信号を生成する信号発生回路を備え、
前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路に、前記モード拡張信号を入力して該回路を非活性化させることを特徴とする半導体装置。
（付記７）前記信号発生回路は、前記コマンド認識部に加えて、該コマンド認識部の出力信号と前記パワーダウンモード信号とが入力されるフリップフロップ回路を含むことを特徴とする付記６に記載の半導体装置。
（付記８）前記フリップフロップ回路は、前記モード拡張信号をオンするためのセット入力部と、前記モード拡張信号をオフするためのリセット入力部とを有し、前記セット入力部には前記パワーダウンモード信号が入力され、前記リセット入力部には前記コマンド認識部の出力信号が入力されることを特徴とする付記７に記載の半導体装置。
（付記９） 前記コマンド認識部は、コマンドを認識するための複数の制御信号が入力される多入力の論理ゲートと、該論理ゲートの出力信号によりパルス信号を生成するパルス生成部とを備えることを特徴とする付記６に記載の半導体装置。
（付記１０）前記コマンド認識部が認識するコマンドは、前記内部回路の初期化処理を行うためのコマンドであることを特徴とする付記６に記載の半導体装置。
（付記１１）前記内部回路の一部回路として、前記内部電源電圧と、それ以外の電源電圧との間で電圧変換を行うレベルシフト回路を備えることを特徴とする付記１〜１０のいずれかに記載の半導体装置。
（付記１２）前記内部回路の一部回路として、前記内部電源電圧と外部電源電圧との間で電圧変換を行うレベルシフト回路を備えることを特徴とする付記１〜１０のいずれかに記載の半導体装置。
（付記１３）前記内部電源発生回路は、第１内部電源電圧と、その電圧とは異なる第２内部電源電圧とを生成するものであり、
前記内部回路の一部回路として、前記第１内部電源電圧と第２内部電源電圧との間で電圧変換を行うレベルシフト回路を備えることを特徴とする付記１〜１０のいずれかに記載の半導体装置。
（付記１４）前記内部タイマーには、前記パワーダウンモード信号のオン・オフにかかわらず一定の電圧値で維持される電源電圧が供給されることを特徴とする付記１に記載の半導体装置。
（付記１５）前記信号発生回路には、前記パワーダウンモード信号のオン・オフにかかわらず一定の電圧値で維持される電源電圧が供給されることを特徴とする付記４〜６のいずれかに記載の半導体装置。
（付記１６）前記内部電源発生回路の非活性化時に、前記内部電源電圧が第１電位レベルから第２電位レベルに制御され、前記内部電源発生回路の活性化時に前記内部電源電圧が第２電位レベルから第１電位レベルに復帰されることを特徴とする付記１，４〜６のいずれかに記載の半導体装置。
（付記１７）内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいて前記内部電源発生回路を活性化または非活性化させるためのパワーダウンモード信号を生成するモード制御回路とを備える半導体装置の制御方法において、
前記パワーダウンモード信号のオン時に、前記内部電源発生回路を非活性化させて前記内部電源電圧を第１電位レベルから第２電位レベルにするステップと、前記パワーダウンモード信号のオフ時に、前記内部電源発生回路を活性化させて前記内部電源電圧を第２電位レベルから第１電位レベルに復帰させるステップと、
前記パワーダウンモード信号のオフ後の時間経過を内部タイマーで計測し、該内部タイマーの出力信号により、前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路を所定時間非活性化させるステップと
を備えた特徴とする半導体装置の制御方法。
（付記１８）前記パワーダウンモード信号がオンからオフに反転された時刻に前記内部タイマーのカウント動作を開始させ、そのカウント値により所定時間の経過を計測することにより、モード拡張信号をオフする時刻を遅延させることを特徴とする付記１７に記載の半導体装置の制御方法。
（付記１９）内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいて前記内部電源発生回路を活性化または非活性化させるためのパワーダウンモード信号を生成するモード制御回路とを備える半導体装置の制御方法において、
前記パワーダウンモード信号のオン時に、前記内部電源発生回路を非活性化させて前記内部電源電圧を第１電位レベルから第２電位レベルにするステップと、前記パワーダウンモード信号のオフ時に、前記内部電源発生回路を活性化させて前記内部電源電圧を第２電位レベルから第１電位レベルに復帰させるステップと、
前記パワーダウンモード信号のオフ後において、パワーダウンモード以外の動作モードに移行するための所定のコマンドを認識するまで、前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路を非活性化させるステップと
を備えたことを特徴とする半導体装置の制御方法。
（付記２０）前記内部回路の一部回路において、入力信号を前記内部電源電圧から所定の電源電圧に電圧変換することを特徴とする付記１７〜１９のいずれかに記載の半導体装置の制御方法。
（付記２１）前記所定の電源電圧は、外部電源電圧よりも高い内部電源電圧もしくは負電位の内部電源電圧であることを特徴とする付記２０に記載の半導体装置の制御方法。
（付記２２）前記外部電源電圧よりも高い内部電源電圧もしくは負電位の内部電源電圧を前記内部電源発生回路で生成することを特徴とする付記２１に記載の半導体装置の制御方法。
【０１１５】
【発明の効果】
以上詳述したように、本発明によれば、パワーダウンモードの復帰時に内部回路に流れる貫通電流を防止することができる。
【図面の簡単な説明】
【図１】 第１実施形態の半導体装置を示すブロック回路図である。
【図２】 内部タイマーを示す回路図である。
【図３】 内部タイマーの動作波形図である。
【図４】 第２実施形態の信号発生回路を示す回路図である。
【図５】 図４の信号発生回路の動作波形図である。
【図６】 第３実施形態の信号発生回路を示す回路図である。
【図７】 図６の信号発生回路の動作波形図である。
【図８】 第４実施形態の信号発生回路を示す回路図である。
【図９】 図８の信号発生回路の動作波形図である。
【図１０】 別の半導体装置を示すブロック回路図である。
【図１１】 信号伝達回路を示す回路図である。
【図１２】 従来の半導体装置を示すブロック回路図である。
【図１３】 レベルシフト回路を示す回路図である。
【図１４】 信号発生回路を示す回路図である。
【図１５】 図１４の信号発生回路を示す動作波形図である。
【図１６】 別例の動作波形図である。
【符号の説明】
３ モード制御回路
４ 内部電源発生回路
５ 内部回路
７ レベルシフト回路
１１ 半導体装置
１２ 内部タイマー
２１，３１，４１ 信号発生回路
２２ 発振部
２３ 周波数検出手段としての周波数検出部
３２ 電圧発生手段としての電圧発生部
３３ 電圧検出手段としての電圧検出部
４２ コマンド認識部
ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ 制御信号
ＩＮＴＤＰＤ１ パワーダウンモード信号
ＩＮＴＤＰＤ２ モード拡張信号
ＭＯＮ１，ＭＯＮ２ 検出信号
ＭＲＳ コマンド
ＯＳＣ１ 発振信号
ＶＥＸＴ 外部電源電圧
ＶＩＮＴ，ＶＩＮＴ１，ＶＩＮＴ２，Ｖｐｐ 内部電源電圧
ＶＲ 電圧信号
【発明の属する技術分野】
本発明は、内部電源発生回路を備え、パワーダウンモード時に内部電源発生回路における内部電源電圧の発生を停止する半導体装置に関するものである。
【０００２】
半導体装置（ＬＳＩ）に搭載される内部電源発生回路は、外部電源の供給に基づいて、その外部電源の電圧とは異なる内部電源電圧を生成して内部回路に供給する。バッテリで動作する携帯型機器等に使用される半導体装置では、待機時における電流消費の削減が求められるため、内部電源発生回路を非活性化させるパワーダウン機能を有するものが実用化されている。
【０００３】
【従来の技術】
従来、半導体装置における電流削減の具体的な手法として、待機時に内部電源発生回路を非活性化させ、該内部電源発生回路の出力電圧である内部電源電圧を外部電源電圧よりも低い電圧にする方法や、外部電源電圧が供給される電源経路を遮断する方法等が知られている（例えば、特許文献１、特許文献２参照）。
【０００４】
内部電源発生回路や内部回路を構成する半導体トランジスタには、サブシュレッショルド特性によりテーリング電流が流れるが、上記の方法により、テーリング電流が削減され、半導体装置の待機時における消費電流が極小の状態とされる。なおこのとき、内部電源電圧が供給される内部回路は、動作停止状態となるか、動作保証ができない状態となる。本明細書では、半導体装置における消費電流を極小とする動作モードをディープパワーダウンモード（ＤＰＤモード）と呼ぶことにする。
【０００５】
以下、従来の半導体装置において、通常モードからＤＰＤモードに移行させるための回路構成について説明する。図１２には、従来の半導体装置（具体的には、シンクロナスＤＲＡＭ：ＳＤＲＡＭ）１のブロック回路図を示している。
【０００６】
半導体装置１には、入力回路２、モード制御回路３、内部電源発生回路４、内部回路５が設けられている。
入力回路２には、クロック信号ＣＬＫ及び各種制御信号（クロックイネーブル信号ＣＫＥ，チップセレクト信号／ＣＳ，ロウアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥ）が入力され、その入力回路２の出力信号はモード制御回路３に入力される。
【０００７】
モード制御回路３は、制御信号ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥの論理レベルの組み合わせにより、装置外部から要求される各種のコマンドを認識し、そのコマンドに対応するモード信号を内部電源発生回路４及び内部回路５に出力する。モード信号としては、ＤＰＤモードのモード信号（パワーダウンモード信号）ＩＮＴＤＰＤ１を含み、そのパワーダウンモード信号ＩＮＴＤＰＤ１は内部電源発生回路４に入力される。
【０００８】
半導体装置１において、パワーダウンモード信号ＩＮＴＤＰＤ１がＬレベルであるとき内部電源発生回路４が活性化され、装置外部から供給される外部電源電圧ＶＥＸＴ（例えば、３．３Ｖ）に基づいて、内部回路５の動作電圧である内部電源電圧ＶＩＮＴ（例えば、２．０Ｖ）が生成される。また、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルであるときには、内部電源発生回路４が非活性化されて内部電源電圧ＶＩＮＴの生成動作が停止される。
【０００９】
図１３には、内部回路５に設けられるレベルシフト回路７を示している。このレベルシフト回路７は、内部電源電圧ＶＩＮＴの電圧レベルで振幅する入力信号ＡＩＮＴを、外部電源電圧ＶＥＸＴの電圧レベルで振幅する出力信号ＡＥＸＴにレベルシフトして出力する。
【００１０】
詳しくは、レベルシフト回路７は、ノア回路８と複数のＮＭＯＳトランジスタＴｎ１，Ｔｎ２，Ｔｎ３及びＰＭＯＳトランジスタＴｐ１，Ｔｐ２，Ｔｐ３，Ｔｐ４とにより構成されている。レベルシフト回路７において、ＰＭＯＳトランジスタＴｐ１，Ｔｐ２とＮＭＯＳトランジスタＴｎ１とが直列に接続され、ＰＭＯＳトランジスタＴｐ３，Ｔｐ４とＮＭＯＳトランジスタＴｎ２とが直列に接続されている。
【００１１】
ＰＭＯＳトランジスタＴｐ１のソースには外部電源電圧ＶＥＸＴが供給され、該トランジスタＴｐ１のゲートは、ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ２との接続部に接続されている。ＰＭＯＳトランジスタＴｐ３のソースには外部電源電圧ＶＥＸＴが供給され、該トランジスタＴｐ３のゲートは、ＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ１との接続部に接続されている。
【００１２】
ＮＭＯＳトランジスタＴｎ１，Ｔｎ２のソースはグランドに接地されている。ＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ１との接続部にＮＭＯＳトランジスタＴｎ３のドレインが接続され、該トランジスタＴｎ３のソースはグランドに接続されている。
【００１３】
ＰＭＯＳトランジスタＴｐ２及びＮＭＯＳトランジスタＴｎ１のゲートには入力信号ＡＩＮＴが入力され、ＮＭＯＳトランジスタＴｎ３のゲートには、モード拡張信号ＩＮＴＤＰＤ２が入力される。このモード拡張信号ＩＮＴＤＰＤ２は、パワーダウンモード信号ＩＮＴＤＰＤ１に基づいて生成される信号であって、そのパワーダウンモード信号ＩＮＴＤＰＤ１のオン期間（Ｈレベルとなる期間）を所定時間だけ拡張した信号である。
【００１４】
また、そのモード拡張信号ＩＮＴＤＰＤ２はノア回路８の第１入力端子に入力され、ノア回路８の第２入力端子には入力信号ＡＩＮＴが入力される。ノア回路８の出力信号がＰＭＯＳトランジスタＴｐ４及びＮＭＯＳトランジスタＴｎ２のゲートに入力される。ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ２との接続部の電位レベルが出力信号ＡＥＸＴとして出力される。
【００１５】
パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルとなる期間（動作モードがＤＰＤモードである期間）では、内部電源発生回路４における内部電源電圧ＶＩＮＴの生成動作が停止される。そのため、レベルシフト回路７の入力信号ＡＩＮＴの電圧レベルが不定となる場合がある。
【００１６】
レベルシフト回路７の入力信号ＡＩＮＴが不定となる場合に、Ｈレベルのモード拡張信号ＩＮＴＤＰＤ２に基づいてＮＭＯＳトランジスタＴｎ３をオンさせるとともにノア回路８の出力信号をＬレベルにする。この場合、レベルシフト回路７が非活性化されることで、該レベルシフト回路７に流れる異常電流（貫通電流）が防止される。
【００１７】
因みに、ディープパワーダウンの機能がなく、内部電源発生回路４が常に活性化されている場合では、入力信号ＡＩＮＴの電圧レベルが不定となることがない。この場合に用いられるレベルシフト回路としては、図１３のレベルシフト回路７に対して、ＮＭＯＳトランジスタＴｎ３が省略されるとともに、ノア回路８に代えてインバータ回路が設けられる。また、モード拡張信号ＩＮＴＤＰＤ２の入力も省略される。そのレベルシフト回路において、入力信号ＡＩＮＴが不定になると、トランジスタＴｐ１，Ｔｐ２，Ｔｎ１を介した貫通電流が流れてしまう。
【００１８】
これに対し、図１３のレベルシフト回路７では、入力信号ＡＩＮＴが不定となる場合、Ｈレベルのモード拡張信号ＩＮＴＤＰＤ２に基づいて、ＮＭＯＳトランジスタＴｎ３がオンされ、ＰＭＯＳトランジスタＴｐ３がオンされる。また、ノア回路８の出力信号により、ＰＭＯＳトランジスタＴｐ４がオンされ、ＮＭＯＳトランジスタＴｎ２がオフされる。これにより、レベルシフト回路７の出力信号ＡＥＸＴはＨレベルに固定される。このとき、ＰＭＯＳトランジスタＴｐ１がオフされるので、入力信号ＡＩＮＴの不定時においても貫通電流が流れることが防止される。
【００１９】
図１４には、モード拡張信号ＩＮＴＤＰＤ２を生成するための信号発生回路９を示しており、図１５には、その動作波形図を示している。
詳述すると、信号発生回路９において、ＰＭＯＳトランジスタＴｐ５，Ｔｐ６及びＮＭＯＳトランジスタＴｎ４が直列に接続されている。ＰＭＯＳトランジスタＴｐ５のソースには内部電源電圧ＶＩＮＴが供給され、ＮＭＯＳトランジスタＴｎ４のソースはグランドに接続されている。
【００２０】
ＰＭＯＳトランジスタＴｐ５のゲートにはパワーオンリセット信号ＰＯＲが入力され、ＰＭＯＳトランジスタＴｐ６及びＮＭＯＳトランジスタＴｎ４のゲートには、パワーダウンモード信号ＩＮＴＤＰＤ１が入力される。パワーオンリセット信号ＰＯＲは、内部電源電圧ＶＩＮＴの電位レベルを検知する信号であって、該内部電源電圧ＶＩＮＴが所定電圧以上のときにはＬレベル（接地電位レベル）となり、所定電圧未満に低下するとＨレベル（内部電源電圧ＶＩＮＴの電位レベル）となる。
【００２１】
パワーオンリセット信号ＰＯＲは、ＮＭＯＳトランジスタＴｎ５のゲートに入力されている。このＮＭＯＳトランジスタＴｎ５のドレインは、ＰＭＯＳトランジスタＴｐ６とＮＭＯＳトランジスタＴｎ４との接続部に接続され、トランジスタＴｎ５のソースはグランドに接続されている。従って、パワーオンリセット信号ＰＯＲによりトランジスタＴｎ５がオンされると、ＰＭＯＳトランジスタＴｐ６とＮＭＯＳトランジスタＴｎ４との接続部が接地電位となる。
【００２２】
ＰＭＯＳトランジスタＴｐ６とＮＭＯＳトランジスタＴｎ４との接続部には、ＮＭＯＳトランジスタＴｎ６のゲートが接続されている。ＮＭＯＳトランジスタＴｎ６のソースはグランドに接続されており、ＮＭＯＳトランジスタＴｎ６のドレインは、インバータ回路１０ａの入力端子とインバータ回路１０ｂの出力端子とに接続されている。
【００２３】
また、インバータ回路１０ａの出力端子とインバータ回路１０ｂの入力端子にはＮＭＯＳトランジスタＴｎ７のドレインが接続され、該トランジスタＴｎ７のソースはグランドに接続されている。このＮＭＯＳトランジスタＴｎ７のゲートにはパワーダウンモード信号ＩＮＴＤＰＤ１が入力される。
【００２４】
そして、この信号発生回路９において、インバータ回路１０ａの入力端子とインバータ回路１０ｂの出力端子との接続部の電位レベルがモード拡張信号ＩＮＴＤＰＤ２として出力される。
【００２５】
次に、信号発生回路９の動作を説明する。
図１５に示すように、半導体装置１の動作モードが通常モードである場合（時刻ｔ１以前）では、パワーダウンモード信号ＩＮＴＤＰＤ１とパワーオンリセット信号ＰＯＲはＬレベルとなっている。この場合、ＰＭＯＳトランジスタＴｐ５，Ｔｐ６がオン、ＮＭＯＳトランジスタＴｎ４，Ｔｎ５がオフされるため、ＮＭＯＳトランジスタＴｎ６のゲート電位はＨレベルになり、該トランジスタＴｎ６がオンされる。また、ＮＭＯＳトランジスタＴｎ７は、Ｌレベルのパワーダウンモード信号ＩＮＴＤＰＤ１によりオフされる。従って、信号発生回路９から出力されるモード拡張信号ＩＮＴＤＰＤ２はＬレベルとなる。
【００２６】
時刻ｔ１において、半導体装置１の動作モードが通常モードからＤＰＤモードに移行され、パワーダウンモード信号ＩＮＴＤＰＤ１がＬレベルからＨレベルに反転されると、内部電源発生回路４における内部電源電圧ＶＩＮＴの生成動作が停止されて該内部電源電圧ＶＩＮＴが徐々に低下する。
【００２７】
このとき、Ｈレベルのパワーダウンモード信号ＩＮＴＤＰＤ１により、ＰＭＯＳトランジスタＴｐ６がオフされ、ＮＭＯＳトランジスタＴｎ４がオンされるため、ＮＭＯＳトランジスタＴｎ６のゲート電位はＬレベルになり、該トランジスタＴｎ６がオフされる。また、ＮＭＯＳトランジスタＴｎ７は、Ｈレベルのパワーダウンモード信号ＩＮＴＤＰＤ１によりオンされる。従って、信号発生回路９から出力されるモード拡張信号ＩＮＴＤＰＤ２はＬレベルからＨレベルに反転される。
【００２８】
また、内部電源電圧ＶＩＮＴの低下に伴いパワーオンリセット信号ＰＯＲがＨレベルになる。このＨレベルのパワーオンリセット信号ＰＯＲにより、ＰＭＯＳトランジスタＴｐ５がオフされ、ＮＭＯＳトランジスタＴｎ５がオンされる。なおこのとき、信号発生回路９から出力されるモード拡張信号ＩＮＴＤＰＤ２はＨレベルに維持される。
【００２９】
時刻ｔ２にて、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転されると、内部電源発生回路４が活性化され内部電源電圧ＶＩＮＴが徐々に上昇される。ここで、内部電源電圧ＶＩＮＴが所定の電圧値になるまでの期間Ｔ１（時刻ｔ２〜ｔ３）では、パワーオンリセット信号ＰＯＲがＨレベルとなっているため、ＰＭＯＳトランジスタＴｐ５がオフされ、ＮＭＯＳトランジスタＴｎ５がオンされる。このとき、ＮＭＯＳトランジスタＴｎ６とＮＭＯＳトランジスタＴｎ７が共にオフになり、信号発生回路９から出力されるモード拡張信号ＩＮＴＤＰＤ２はＨレベルで維持される。
【００３０】
内部電源電圧ＶＩＮＴが上昇し、時刻ｔ３においてパワーオンリセット信号ＰＯＲがＬレベルとなると、ＰＭＯＳトランジスタＴｐ５がオンされＮＭＯＳトランジスタＴｎ５がオフされる。またこのとき、パワーダウンモード信号ＩＮＴＤＰＤ１によってトランジスタＴｐ６がオンされ、トランジスタＴｎ４がオフされるため、ＮＭＯＳトランジスタＴｎ６がオンされる。また、パワーダウンモード信号ＩＮＴＤＰＤ１によりＮＭＯＳトランジスタＴｎ７がオフされるため、信号発生回路９から出力されるモード拡張信号ＩＮＴＤＰＤ２はＨレベルからＬレベルに反転される。
【００３１】
このように、内部電源電圧ＶＩＮＴが低電圧でありパワーオンリセット信号ＰＯＲがＨレベルである期間Ｔ１で、モード拡張信号ＩＮＴＤＰＤ２がＨレベルに維持される。
【００３２】
【特許文献１】
特開２００２−１７０３８３号公報
【００３３】
【特許文献２】
特開２００２−３０５２４５号公報
【００３４】
【発明が解決しようとする課題】
ところで、パワーオンリセット信号ＰＯＲは、通常、内部電源電圧ＶＩＮＴが所定の電圧値まで復帰する復帰期間Ｔ２の途中（時刻ｔ３）でＨレベルからＬレベルに反転してしまう。そのため、モード拡張信号ＩＮＴＤＰＤ２のオン期間の拡張が、前述した貫通電流の対策として十分に補償することができない可能性がある。
【００３５】
また、半導体装置１に搭載される内部電源発生回路４としては、外部電源電圧ＶＥＸＴ（例えば、３．３Ｖ）に基づいて、複数の内部電源電圧ＶＩＮＴ１（例えば、２．０Ｖ）、ＶＩＮＴ２（例えば、４．０Ｖ）を発生するものも実用化されている。すなわち、内部電源発生回路４において、一方の内部電源電圧ＶＩＮＴ１が外部電源電圧ＶＥＸＴを降圧して生成され、他方の内部電源電圧ＶＩＮＴ２が外部電源電圧を昇圧して生成される。
【００３６】
この場合、図１６に示すように、内部電源電圧ＶＩＮＴ２が定電圧になるまでの復帰期間Ｔ３が内部電源電圧ＶＩＮＴ１の復帰期間Ｔ４よりも長くなるため、内部電源電圧ＶＩＮＴ２の復帰期間Ｔ３に対してモード拡張信号ＩＮＴＤＰＤ２のオン期間の拡張が不十分になってしまう。そのため、内部電源電圧ＶＩＮＴ２と外部電源電圧ＶＥＸＴとの間でレベルシフトするレベルシフト回路や内部電源電圧ＶＩＮＴ１とＶＩＮＴ２との間でレベルシフトするレベルシフト回路においては、上述した貫通電流が問題となる。
【００３７】
また一般に、内部電源電圧ＶＩＮＴ１を生成する回路（降圧回路）の駆動能力は、内部電源電圧ＶＩＮＴ２を生成する回路（昇圧回路）よりも大きい。そのため、貫通電流の対策が十分でないと、その貫通電流により内部電源電圧ＶＩＮＴ２を昇圧することができなくなり、ＤＰＤモードの復帰後において半導体装置１の再起動を正常に行うことができないといった問題も生じてしまう。
【００３８】
本発明は上記問題点を解決するためになされたものであって、その目的は、パワーダウンモードの復帰時に内部回路に流れる貫通電流を防止することができる半導体装置、及びその制御方法を提供することにある。
【００３９】
【課題を解決するための手段】
本発明の半導体装置では、内部電源発生回路により、内部電源電圧が発生され該内部電源電圧が内部回路に供給される。また、モード制御回路により、装置外部から入力される制御信号に基づいてパワーダウンモード信号が生成される。このパワーダウンモード信号のオン時に内部電源発生回路が非活性化され内部電源電圧の発生が停止され、その後、パワーダウンモード信号のオフ時に内部電源発生回路が活性化されて内部電源電圧が所定の電圧値に復帰される。
【００４０】
請求項１に記載の発明によれば、内部タイマーにより、パワーダウンモード信号のオフ後の経過時間が計測されてパワーダウンモード信号のオン期間を所定時間だけ拡張したモード拡張信号が生成される。そして、内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路にモード拡張信号が入力されることで該回路が非活性化される。なおここで、内部回路の動作電圧となる２つの電源電圧は、一方のみが内部電源電圧であってもよいし、両方が内部電源電圧であってもよい。
【００４１】
このようにすれば、内部電源発生回路が活性化されて内部電源電圧が所定の電圧値までに復帰される期間において、モード拡張信号を確実にオンさせることができる。そして、そのモード拡張信号により内部回路を非活性化させることで、その回路に流れる貫通電流を防止することが可能となる。
【００４２】
請求項２に記載の発明によれば、信号発生回路において、内部電源電圧に基づいて動作する発振部の発振周波数が周波数検出手段により検出され、その周波数検出手段から出力される検出信号に基づいてモード拡張信号が生成される。そして、内部回路の少なくとも一部回路にモード拡張信号が入力されることで該回路が非活性化される。このようにすれば、請求項１に記載の発明と同様に、内部電源電圧の復帰期間において、モード拡張信号を確実にオンさせることができ、内部回路に流れる貫通電流を防止することが可能となる。
【００４３】
請求項３に記載の発明によれば、信号発生回路において、パワーダウンモード信号のオフ後に電圧レベルが徐々に上昇する電圧信号が電圧発生手段により出力され、その電圧信号が所定電圧以上に上昇したことが電圧検出手段により検出される。この電圧検出手段から出力される検出信号に基づいてモード拡張信号が生成され、内部回路の少なくとも一部回路にモード拡張信号が入力されることで該回路が非活性化される。このようにすれば、請求項１に記載の発明と同様に、内部電源電圧の復帰期間において、モード拡張信号を確実にオンさせることができ、内部回路に流れる貫通電流を防止することが可能となる。
【００４４】
請求項４に記載の発明によれば、信号発生回路において、装置外部から入力される制御信号に基づいて所定のコマンドがコマンド認識部で認識され、そのコマンド認識部の出力信号に基づいてモード拡張信号が生成される。そして、内部回路の少なくとも一部回路にモード拡張信号が入力されることで該回路が非活性化される。このようにすれば、請求項１に記載の発明と同様に、内部電源電圧の復帰期間において、モード拡張信号を確実にオンさせることができ、内部回路に流れる貫通電流を防止することが可能となる。
【００４５】
請求項５に記載の発明によれば、信号発生回路は、フリップフロップ回路を備え、該フリップフロップ回路にはコマンド認識部の出力信号と前記パワーダウンモード信号とが入力される。
【００４６】
請求項６に記載の発明によれば、フリップフロップ回路は、セット入力部とリセット入力部とを有し、セット入力部に入力されるパワーダウンモード信号によりモード拡張信号がオンされ、リセット部に入力されるコマンド認識部の出力信号によりモード拡張信号がオフされる。
【００４７】
請求項７に記載の発明によれば、内部電源電圧と外部電源電圧との間で電圧変換を行うレベルシフト回路にモード拡張信号が入力され、そのレベルシフト回路が非活性化される。よって、内部電源電圧の復帰期間においてレベルシフト回路の入力が不定となり貫通電流が流れるといった問題が回避される。
【００４８】
請求項８に記載の発明によれば、内部電源発生回路により、第１内部電源電圧と、その電圧とは異なる第２内部電源電圧とが生成される。そして、第１内部電源電圧と第２内部電源電圧との間で電圧変換を行うレベルシフト回路にモード拡張信号が入力され、そのレベルシフト回路が非活性化される。よって、各内部電源電圧の復帰期間においてレベルシフト回路の入力が不定となり貫通電流が流れるといった問題が回避される。
【００４９】
請求項９，１０に記載の発明では、パワーダウンモード信号のオン時に、内部電源発生回路が非活性化され内部電源電圧が第１電位レベルから第２電位レベルに制御される。その後、パワーダウンモード信号のオフ時には、内部電源発生回路が活性化され内部電源電圧が第２電位レベルから第１電位レベルに復帰される。
【００５０】
請求項９に記載の発明によれば、パワーダウンモード信号のオフ後の時間経過が内部タイマーにより計測され、その内部タイマーの出力信号により、内部電源電圧を含む２つの電源電圧が供給されて動作する内部回路の少なくとも一部回路が所定時間非活性化される。このようにすれば、パワーダウンモードの解除後、内部電源発生回路が活性化されて内部電源電圧が第２電位レベルから第１電位レベルに復帰する期間において、内部回路を非活性化させることにより、その回路に流れる貫通電流を防止することが可能となる。
【００５１】
請求項１０に記載の発明によれば、パワーダウンモード信号のオフ後において、パワーダウンモード以外の動作モードに移行するための所定のコマンドが認識されるまで内部回路の少なくとも一部回路が非活性化される。このようにすれば、請求項９に記載の発明と同様に、内部電源電圧の復帰期間において、内部回路に流れる貫通電流を防止することが可能となる。
【００５２】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図面に従って説明する。
【００５３】
図１は、本実施形態の半導体装置（具体的には、ＳＤＲＡＭ）１１を示している。尚、図１において、従来例と同様の構成（入力回路２、モード制御回路３、内部電源発生回路４、内部回路５）については同一の符号を付し、その説明を一部省略する。
【００５４】
図１に示すように、半導体装置１１には、入力回路２と、モード制御回路３と、内部電源発生回路４と、内部回路５と、内部タイマー１２とが設けられている。内部回路５は、内部処理回路６とレベルシフト回路７とを備える。内部処理回路６は、半導体装置１１における各種処理を実行するためのＣＰＵやその周辺回路を含む。レベルシフト回路７は、従来技術にて説明したレベルシフト回路（図１３参照）と同一の回路構成であり、内部処理回路６から入力される入力信号ＡＩＮＴに対して、内部電源電圧ＶＩＮＴから外部電源電圧ＶＥＸＴの電圧レベルに電圧変換した出力信号ＡＥＸＴを出力する。
【００５５】
内部タイマー１２には、モード制御回路３からパワーダウンモード信号ＩＮＴＤＰＤ１が入力される。内部タイマー１２は、パワーダウンモード信号ＩＮＴＤＰＤ１のオン期間（Ｈレベルとなる期間）を所定時間だけ拡張したモード拡張信号ＩＮＴＤＰＤ２を生成して出力する。
【００５６】
図２には内部タイマー１２の回路構成を示し、図３にはその動作波形図を示す。
図２に示すように、内部タイマー１２は、ＤＰＤ信号生成部１４、発振部１５、カウント部１６、解除信号出力部１７を備える。この内部タイマー１２において、ＤＰＤ信号生成部１４（ノア回路１４ａ，１４ｂ）、発振部１５、カウント部１６、解除信号出力部１７には、動作電圧として外部電源電圧ＶＥＸＴが供給されている。
【００５７】
発振部１５は所定周波数の発振信号ＯＳＣを出力する。カウント部１６は、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転するとき、その信号の立下りエッジを検出して前記発振部１５の発振信号ＯＳＣのカウント動作を開始する。解除信号出力部１７は、カウント部１６のカウント値Ｃ１が所定値を越えたか否かを判定し、カウント値Ｃ１が所定値を越えたときに、パルス状の解除信号ＣＡを出力する。
【００５８】
ＤＰＤ信号生成部１４は、２つのノア回路１４ａ，１４ｂからなるフリップフロップ回路である。ＤＰＤ信号生成部１４のノア回路１４ａには、第１入力端子にパワーダウンモード信号ＩＮＴＤＰＤ１が入力され、第２入力端子にクリア信号ＣＬＲＢが入力され、第３入力端子にノア回路１４ｂの出力信号が入力されている。ノア回路１４ａの出力信号はノア回路１４ｂの第１入力端子に入力され、該ノア回路１４ｂの第２入力端子には、解除信号ＣＡが入力される。そして、ノア回路１４ｂの出力信号がモード拡張信号ＩＮＴＤＰＤ２として出力される。
【００５９】
なお、ＤＰＤ信号生成部１４において、ノア回路１４ａの入力端子がセット入力部に相当し、ノア回路１４ｂの入力端子がリセット入力部に相当する。
このように構成した内部タイマー１２の動作を説明する。
【００６０】
図３に示すように、半導体装置１１の動作モードがＤＰＤモードであり、モード制御回路３からのパワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルであるとき、ノア回路１４ａの出力信号がＬレベル、ノア回路１４ｂの出力信号がＨレベルとなる。このとき、ＤＰＤ信号生成部１４からＨレベルのモード拡張信号ＩＮＴＤＰＤ２が出力される。
【００６１】
時刻ｔ１１において、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転すると、内部電源発生回路４が活性化され、同内部電源発生回路４の出力電圧である内部電源電圧ＶＩＮＴが徐々に上昇される。また、内部タイマー１２において、カウント部１６により発振部１５から出力される発振信号ＯＳＣのカウント動作が開始され、時刻ｔ１１以降ではそのカウント値Ｃ１が「１」ずつカウントアップされる。
【００６２】
時刻ｔ１１から所定時間が経過した時刻ｔ１２では、解除信号出力部１７により、カウント値Ｃ１が所定値を越えたことが判定され、パルス状の解除信号ＣＡが出力される。この解除信号ＣＡにより、ＤＰＤ信号生成部１４におけるノア回路１４ｂの出力信号がＬレベルになり、ＤＰＤ信号生成部１４から出力されるモード拡張信号ＩＮＴＤＰＤ２がＨレベルからＬレベルに反転される。
【００６３】
半導体装置１１において、内部電源電圧ＶＩＮＴが所定の電圧値（＝２．０Ｖ）まで復帰する復帰期間Ｔ１１は、内部回路５の動作状態に応じて異なる。そのため、本実施形態では、内部タイマー１２における解除信号ＣＡの出力タイミング（時刻ｔ１２）は、内部回路５の動作状態を考慮して、モード拡張信号ＩＮＴＤＰＤ２の拡張時間（時刻ｔ１１〜ｔ１２）が内部電源電圧ＶＩＮＴの復帰期間Ｔ１１よりも長くなるよう設定されている。
【００６４】
そして、このモード拡張信号ＩＮＴＤＰＤ２がレベルシフト回路７（図１３参照）に入力されることにより、該レベルシフト回路７における貫通電流が防止される。
【００６５】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
内部タイマー１２は、外部電源電圧ＶＥＸＴが供給されて動作し、パワーダウンモード信号ＩＮＴＤＰＤ１のオフ後の経過時間を正確に計測することができる。従って、その内部タイマー１２により、パワーダウンモード信号ＩＮＴＤＰＤ１に対するモード拡張信号ＩＮＴＤＰＤ２の拡張時間（時刻ｔ１１〜時刻ｔ１２の期間）が的確に設定される。具体的には、内部電源電圧ＶＩＮＴの復帰期間Ｔ１１において、モード拡張信号ＩＮＴＤＰＤ２がＨレベルに維持され、そのモード拡張信号ＩＮＴＤＰＤ２によりレベルシフト回路７が非活性化される。このように、内部電源電圧ＶＩＮＴの復帰期間Ｔ１１において、レベルシフト回路７を非活性化させることにより、レベルシフト回路７に流れる貫通電流を防止することができる。
【００６６】
（第２実施形態）
以下、本発明を具体化した第２実施形態を説明する。
本実施形態の半導体装置１１は、第１実施形態の内部タイマー１２に代えて、図４に示す信号発生回路２１を備える。
【００６７】
詳述すると、信号発生回路２１は、発振部２２と、周波数検出部２３と、解除信号出力部２４と、ＤＰＤ信号生成部１４とにより構成されている。なお、ＤＰＤ信号生成部１４は、上記第１実施形態と同一の回路構成である。
【００６８】
発振部２２は、奇数段（図４では３段）のインバータ回路２２ａ，２２ｂ，２２ｃがループ状に接続されており、リングオシレータを構成している。この発振部２２には、内部電源発生回路４からの内部電源電圧ＶＩＮＴが供給されており、内部電源電圧ＶＩＮＴの電圧値に応じた周波数の発振信号ＯＳＣ１が発振部２２から出力される。
【００６９】
周波数検出部２３及び解除信号出力部２４には外部電源電圧ＶＥＸＴが供給されており、周波数検出部２３及び解除信号出力部２４の各回路は、外部電源電圧ＶＥＸＴに基づいて動作する。
【００７０】
すなわち、周波数検出部２３は、発振部２２の発振信号ＯＳＣ１を取り込み、発振信号ＯＳＣ１の周波数を検出する。ここで、発振信号ＯＳＣ１が所定の周波数よりも低い場合、周波数検出部２３は、Ｌレベルの検出信号ＭＯＮ１を出力し、発振信号ＯＳＣ１が所定の周波数以上となると、Ｈレベルの検出信号ＭＯＮ１を出力する。なお、所定の周波数としては、通常モード時（内部電源電圧ＶＩＮＴが２．０Ｖである時）での発振部２２の発振周波数よりも若干低い周波数が設定されている。また、解除信号出力部２４は、検出信号ＭＯＮ１の立ち上がりエッジを検出し、その検出時にパルス状の解除信号ＣＡを出力する。
【００７１】
このように構成した信号発生回路２１の動作を説明する。
図５に示すように、時刻ｔ２１において、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転すると、内部電源発生回路４が活性化され、内部電源電圧ＶＩＮＴが徐々に上昇される。この内部電源電圧ＶＩＮＴの上昇に伴い、発振部１５の発振信号ＯＳＣ１の周波数は徐々に高くなる。
【００７２】
時刻ｔ２２では、周波数検出部２３により、発振信号ＯＳＣ１が所定の周波数を越えたことが検出され、検出信号ＭＯＮ１がＬレベルからＨレベルに反転される。そして、解除信号出力部２４からパルス状の解除信号ＣＡが出力される。この解除信号ＣＡにより、ＤＰＤ信号生成部１４におけるノア回路１４ｂの出力信号がＬレベルになり、ＤＰＤ信号生成部１４から出力されるモード拡張信号ＩＮＴＤＰＤ２がＨレベルからＬレベルに反転される。
【００７３】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
発振部２２の発振周波数が所定の周波数以上となるタイミング（時刻ｔ２２）を周波数検出部２３で検出し、その周波数検出部２３から出力される検出信号ＭＯＮ１に基づいてモード拡張信号ＩＮＴＤＰＤ２がオフされる。このようにすれば、パワーダウンモード信号ＩＮＴＤＰＤ１に対するモード拡張信号ＩＮＴＤＰＤ２の拡張時間（時刻ｔ２１〜時刻ｔ２２の期間）を内部電源電圧ＶＩＮＴの電圧レベルに応じて的確に設定することができる。つまり、内部電源電圧ＶＩＮＴの復帰期間に、モード拡張信号ＩＮＴＤＰＤ２を確実にオンさせることができる。そして、そのモード拡張信号ＩＮＴＤＰＤ２をレベルシフト回路７（図１３参照）に入力し、内部電源電圧ＶＩＮＴの復帰期間においてレベルシフト回路７を非活性化させることにより、レベルシフト回路７に流れる貫通電流を防止することができる。
【００７４】
（第３実施形態）
以下、本発明を具体化した第３実施形態を説明する。
本実施形態の半導体装置１１は、第１実施形態の内部タイマー１２に代えて、図６に示す信号発生回路３１を備える。
【００７５】
信号発生回路３１は、電圧発生部３２と、電圧検出部３３と、解除信号出力部３４と、ＤＰＤ信号生成部１４とにより構成されている。ＤＰＤ信号生成部１４は、上記第１実施形態と同一の回路構成である。
【００７６】
詳述すると、電圧発生部３２において、ＰＭＯＳトランジスタＴｐ１１，Ｔｐ１２が直列に接続されている。ＰＭＯＳトランジスタＴｐ１１のソースには外部電源電圧ＶＥＸＴが供給され、ＰＭＯＳトランジスタＴｐ１２のドレインは、抵抗Ｒ１１を介してグランドに接続されている。ＰＭＯＳトランジスタＴｐ１１のゲートには、モード制御回路３からのパワーダウンモード信号ＩＮＴＤＰＤ１が入力される。また、ＰＭＯＳトランジスタＴｐ１２は、そのゲートとドレインとが接続されており、それら接続部から電圧信号ＶＲが出力される。
【００７７】
電圧検出部３３は、インバータ回路３５、ＰＭＯＳトランジスタＴｐ１３及びＮＭＯＳトランジスタＴｎ１１を備え、電圧発生部３２から出力される電圧信号ＶＲが所定電圧に達したことを検出して検出信号ＭＯＮ２を活性化する。
【００７８】
具体的には、電圧検出部３３において、ＰＭＯＳトランジスタＴＰ１３とＮＭＯＳトランジスタＴｎ１１が直列に接続されている。ＰＭＯＳトランジスタＴｐ１３のソースには外部電源電圧ＶＥＸＴが供給され、ＮＭＯＳトランジスタＴｎ１１のソースはグランドに接続されている。ＰＭＯＳトランジスタＴｐ１３のゲートはグランドに接続されており、ＮＭＯＳトランジスタＴｎ１１のゲートには電圧信号ＶＲが入力される。
【００７９】
ＰＭＯＳトランジスタＴＰ１３とＮＭＯＳトランジスタＴｎ１１とにより論理反転回路が構成され、ＰＭＯＳトランジスタＴＰ１３とＮＭＯＳトランジスタＴｎ１１との接続部が論理反転回路の出力端子となる。その出力端子には、インバータ回路３５が接続され、該インバータ回路３５を介して検出信号ＭＯＮ２が出力される。
【００８０】
電圧検出部３３において、ＰＭＯＳトランジスタＴＰ１３とＮＭＯＳトランジスタＴｎ１１とからなる論理反転回路のしきい値電圧は、ＰＭＯＳトランジスタＴｐ１３のコンダクタンスとＮＭＯＳトランジスタＴｎ１１のコンダクタンスとのバランスにより設定される。
【００８１】
具体的に、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転され、半導体装置１１の動作モードがＤＰＤモードから通常モードへ復帰するとき、電圧信号ＶＲは接地電圧から上昇して予め設定された所定電圧になる。その所定電圧に至るまでの一定の電圧値がしきい値電圧として設定されている。従って、電圧信号ＶＲがそのしきい値電圧を超えたときには電圧検出部３３からＨレベルの検出信号ＭＯＮ２が出力される。
【００８２】
解除信号出力部３４は、バッファ回路３６とインバータ回路３７とアンド回路３８とを備える。この解除信号出力部３４において、電圧検出部３３からの検出信号ＭＯＮ２が、アンド回路３８の第１入力端子に入力されるとともに、バッファ回路３６とインバータ回路３７とを介してアンド回路３８の第２入力端子に入力される。ここで、検出信号ＭＯＮ２がＬレベルからＨレベルに反転されると、そのアンド回路３８からパルス状の解除信号ＣＡが出力され、その解除信号ＣＡはＤＰＤ信号生成部１４に入力される。
【００８３】
このように構成した信号発生回路３１の動作を説明する。
図７に示すように、モード制御回路３から出力されるパワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルになると、内部電源発生回路４が非活性化されるため、内部電源電圧ＶＩＮＴが接地電圧まで徐々に低下する。このとき、電圧発生部３２において、ＰＭＯＳトランジスタＴｐ１１がオフされるため、電圧信号ＶＲも接地電圧まで徐々に低下する。そして、電圧信号ＶＲが低下することにより、電圧検出部３３の検出信号ＭＯＮ２は、ＨレベルからＬレベルに反転される。また、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルとなることで、ノア回路１４ａの出力信号がＬレベル、ノア回路１４ｂの出力信号がＨレベルとなり、ＤＰＤ信号生成部１４からＨレベルのモード拡張信号ＩＮＴＤＰＤ２が出力される。
【００８４】
時刻ｔ３１において、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転すると、内部電源発生回路４が活性化され、内部電源電圧ＶＩＮＴが徐々に上昇される。またこのとき、電圧発生部３２において、ＰＭＯＳトランジスタＴｐ１１がオンされ、電圧信号ＶＲが所定電圧となるまで徐々に上昇される。そして、時刻ｔ３２において、電圧信号ＶＲが電圧検出部３３のしきい値電圧を越えたとき、電圧検出部３３の検出信号ＭＯＮ２がＬレベルからＨレベルに反転される。
【００８５】
この時刻ｔ３２において、パルス状の解除信号ＣＡが解除信号出力部３４から出力され、ＤＰＤ信号生成部１４におけるノア回路１４ｂの出力信号がＬレベルになり、ＤＰＤ信号生成部１４から出力されるモード拡張信号ＩＮＴＤＰＤ２がＨレベルからＬレベルに反転される。
【００８６】
半導体装置１１では、内部電源電圧ＶＩＮＴの復帰期間は内部回路５の動作状態に応じて異なるのに対し、電圧信号ＶＲの復帰期間（時刻ｔ３１〜ｔ３２）は、内部回路５の動作状態にかかわらず一定の時間となる。本実施形態では、その電圧信号ＶＲの復帰期間が、モード拡張信号ＩＮＴＤＰＤ２の拡張時間（時刻ｔ３１〜ｔ３２）であり、内部電源電圧ＶＩＮＴの復帰期間よりも長くなるよう設定されている。
【００８７】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
パワーダウンモード信号ＩＮＴＤＰＤ１のオフ後において、電圧発生部３２から出力される電圧信号ＶＲが徐々に上昇され、電圧検出部３３によりその電圧信号ＶＲが所定の電圧値以上に達したことが検出される。この電圧検出部３３の検出信号ＭＯＮ２に基づいてモード拡張信号ＩＮＴＤＰＤ２がオフされる。このようにすれば、内部電源電圧ＶＩＮＴの復帰期間において、モード拡張信号ＩＮＴＤＰＤ２を確実にオンさせることができる。そして、そのモード拡張信号ＩＮＴＤＰＤ２をレベルシフト回路７（図１３参照）に入力し、内部電源電圧ＶＩＮＴの復帰期間にてレベルシフト回路７を非活性化させることにより、レベルシフト回路７に流れる貫通電流を防止することができる。
【００８８】
（第４実施形態）
以下、本発明を具体化した第４実施形態を説明する。
本実施形態の半導体装置１１は、第１実施形態の内部タイマー１２に代えて、図８に示す信号発生回路４１を備える。
【００８９】
半導体装置１１では、ＤＰＤモードから通常モードへ復帰するとき、メモリをアクセスするための初期化処理として、モードレジスタセットのコマンド等が発行される。本実施形態では、そのモードレジスタセットコマンドを利用して、モード拡張信号ＩＮＴＤＰＤ２のオン期間を拡張するよう構成している。
【００９０】
詳しくは、信号発生回路４１は、コマンド認識部４２とＤＰＤ信号生成部１４とを備える。ＤＰＤ信号生成部１４は、上記第１実施形態と同一の回路構成である。
【００９１】
コマンド認識部４２は、アンド回路４３，４４、バッファ回路４５、及びインバータ回路４６を備える。コマンド認識部４２のアンド回路４３は、多入力の論理ゲートであり、その第１入力端子に制御信号ＩＮＴＣＳＱＢが入力され、第２入力端子に制御信号ＩＮＴＲＡＳＱＢが入力される。さらに、アンド回路４３の第３入力端子に制御信号ＩＮＴＣＡＳＱＢが入力され、第４入力端子に制御信号ＩＮＴＷＥＱＢが入力される。
【００９２】
そして、アンド回路４３の出力信号は、アンド回路４４、バッファ回路４５、インバータ回路４６からなるパルス生成部に入力される。具体的には、アンド回路４３の出力信号は、アンド回路４４の第１入力端子に入力されるとともに、バッファ回路４５及びインバータ回路４６を介してアンド回路４４の第２入力端子に入力される。
【００９３】
ここで、アンド回路４３に入力される各制御信号は、モード制御回路３において、各種モードを判定するために使用する信号であり、装置外部から入力回路２を介して入力される制御信号に基づいて生成される。
【００９４】
本実施形態の半導体装置１１では、モードレジスタセットのコマンドが発行されるときには、アンド回路４３の入力信号である各制御信号ＩＮＴＣＳＱＢ，ＩＮＴＲＡＳＱＢ，ＩＮＴＣＡＳＱＢ，ＩＮＴＷＥＱＢがＨレベルとなる。従って、そのコマンドが発行されるとき、コマンド認識部４２おいてアンド回路４３の出力信号がＬレベルからＨレベルに反転され、アンド回路４４からパルス状の解除信号ＣＡが出力される。
【００９５】
このように構成した信号発生回路４１の動作を説明する。
図９に示すように、時刻ｔ４１において、ＤＰＤモードを解除するコマンドＤＰＤＥＸが発行される。このとき、パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転される。そのため、内部電源発生回路４が活性化されて、内部電源電圧ＶＩＮＴが徐々に上昇される。
【００９６】
また、コマンドＤＰＤＥＸが発行されて所定時間が経過した時刻ｔ４２において、モードレジスタセットのコマンドＭＲＳが発行される。このコマンドＭＲＳが発行されるとき、信号発生回路４１のコマンド認識部４２において、アンド回路４３の出力信号がＬレベルからＨレベルに反転され、アンド回路４４からパルス状の解除信号ＣＡが出力される。そして、その解除信号ＣＡにより、モード拡張信号ＩＮＴＤＰＤ２がＨレベルからＬレベルに反転される。
【００９７】
このように、本実施形態では、ＤＰＤモードの解除コマンドＤＰＤＥＸが発行される時刻ｔ４１からモードレジスタセットのコマンドＭＲＳが発行される時刻ｔ４２までの期間が、モード拡張信号ＩＮＴＤＰＤ２の拡張時間（時刻ｔ４１〜ｔ４２）となる。
【００９８】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
モードレジスタセットのコマンドＭＲＳがコマンド認識部４２で認識され、そのコマンド認識部４２から出力される解除信号ＣＡに基づいてモード拡張信号ＩＮＴＤＰＤ２がオフされる。このようにすれば、内部電源電圧ＶＩＮＴの復帰期間において、モード拡張信号ＩＮＴＤＰＤ２を確実にオンさせることができる。そして、そのモード拡張信号ＩＮＴＤＰＤ２をレベルシフト回路７（図１３参照）に入力し、レベルシフト回路７を非活性化させることにより、レベルシフト回路７に流れる貫通電流を防止することができる。
【００９９】
上記実施形態は、次に示すように変更することもできる。
・上記各実施形態の半導体装置１１では、内部電源電圧ＶＩＮＴと外部電源電圧ＶＥＸＴとの間で電圧変換を行うレベルシフト回路７に適用するものであるが、これに限定されるものではない。例えば、図１０に示すように、内部電源発生回路４から出力される第１内部電源電圧ＶＩＮＴ１と第２内部電源電圧ＶＩＮＴ２との間で電圧変換を行うレベルシフト回路７に適用してもよい。
【０１００】
具体的には、図１０の半導体装置１１において、内部電源発生回路４は第１発生部４ａと第２発生部４ｂとを備える。第１発生部４ａは、外部電源電圧ＶＥＸＴ（＝３．３Ｖ）を降圧することで第１内部電源電圧ＶＩＮＴ１（＝２．０Ｖ）を生成し、その内部電源電圧ＶＩＮＴ１を内部処理回路６及びレベルシフト回路７に供給する。また、第２発生部４ｂは、外部電源電圧ＶＥＸＴを昇圧することで第２内部電源電圧ＶＩＮＴ２（＝４．０Ｖ）を生成し、その内部電源電圧ＶＩＮＴ２をレベルシフト回路７に供給する。
【０１０１】
また、レベルシフト回路７には、内部タイマー１２からのモード拡張信号ＩＮＴＤＰＤ２が入力され、各内部電源電圧ＶＩＮＴ１，ＶＩＮＴ２の復帰期間において、レベルシフト回路７が非活性化される。ここで、外部電源電圧ＶＥＸＴを昇圧することで生成される第２内部電源電圧ＶＩＮＴ２の復帰期間は、内部電源電圧ＶＩＮＴ１の復帰期間よりも長くなる。そのため、内部タイマー１２におけるモード拡張信号ＩＮＴＤＰＤ２の拡張時間は、その第２内部電源電圧ＶＩＮＴ２の復帰期間よりも長くなるよう設定される。
【０１０２】
このようにすれば、レベルシフト回路７における貫通電流を防止できる。また、外部電源電圧ＶＥＸＴよりも高い第２内部電源電圧ＶＩＮＴ２を確実に昇圧することが可能となる。
【０１０３】
・上記各実施形態では、レベルシフト回路７で電圧変換する電源電圧として、正電位の内部電源電圧ＶＩＮＴ１（＝２．０Ｖ），ＶＩＮＴ２（＝４．０Ｖ）を用いるものであるが、それ以外に負電位の内部電源電圧を用いてもよい。
【０１０４】
・上記各実施形態において、内部電源発生回路４は、非活性時（ＤＰＤモード時）に内部電源電圧ＶＩＮＴを接地電位にするものであるが、内部電源電圧ＶＩＮＴをフローティング電位にするものでもよい。
【０１０５】
・上記各実施形態の半導体装置１１では、レベルシフト回路７の貫通電流を防止する構成であるが、これに限定されるものではなく、内部回路５におけるレベルシフト回路７以外の回路にモード拡張信号ＩＮＴＤＰＤ２を供給して貫通電流を防止するよう構成してもよい。
【０１０６】
図１１には、その具体例としての信号伝達回路を示している。この信号伝達回路において、入力信号ＡＩＮはインバータ回路５１に入力され、そのインバータ回路５１の出力信号がＮＭＯＳトランジスタＴｎ５１を介してインバータ回路５２に伝達され、該インバータ回路５２から出力信号ＡＯＵＴとして出力される。各インバータ回路５１，５２の電源端子には、外部電源電圧ＶＥＸＴが供給されている。つまり、入力信号ＡＩＮと出力信号ＡＯＵＴとは、外部電源電圧ＶＥＸＴの電圧レベルで振幅する信号である。
【０１０７】
また、ＮＭＯＳトランジスタＴｎ５１のゲートには、制御信号Ｓ１がインバータ回路５３を介して入力される。そのインバータ回路５３の電源端子には、外部電源電圧ＶＥＸＴ（例えば、３．３Ｖ）よりも高い昇圧電圧Ｖｐｐ（例えば、４．０Ｖ）が供給されている。昇圧電圧Ｖｐｐは、内部電源発生回路４での昇圧動作により生成される内部電源電圧である。このように、ＮＭＯＳトランジスタＴｎ５１を外部電源電圧ＶＥＸＴよりも高いゲート電圧で駆動することにより、外部電源電圧ＶＥＸＴの電圧レベルで振幅する入力信号ＡＩＮをＮＭＯＳトランジスタＴｎ５１を介して伝達できるようにしている。
【０１０８】
また、ＮＭＯＳトランジスタＴｎ５１とインバータ回路５２との間には、ＰＭＯＳトランジスタＴｐ５１のドレインが接続され、該トランジスタＴｐ５１のソースには外部電源電圧ＶＥＸＴが供給されている。また、そのトランジスタＴｐ５１のゲートには、内部タイマー１２からのモード拡張信号ＩＮＴＤＰＤ２がインバータ回路５４を介して入力される。
【０１０９】
ここで、ＤＰＤモード時に内部電源電圧Ｖｐｐが低下するとインバータ回路５２の入力が不定となり該インバータ回路５２を介して貫通電流が流れる可能性がある。その貫通電流を防止するために、ＤＰＤモード時には、モード拡張信号ＩＮＴＤＰＤ２に基づいてＰＭＯＳトランジスタＴｐ５１をオンすることでインバータ回路５２の入力を外部電源電圧ＶＥＸＴの電圧レベルに固定するようにしている。また、ＤＰＤモードから通常モードに移行して内部電源電圧Ｖｐｐが復帰する期間においても、モード拡張信号ＩＮＴＤＰＤ２によりＰＭＯＳトランジスタＴｐ５１をオンすることで、貫通電流を確実に防止することができる。
【０１１０】
・上記第１実施形態の内部タイマー１２は、カウント部１６が発振部２２の発振信号ＯＳＣをカウントアップすることで、パワーダウンモード信号ＩＮＴＤＰＤ１のオフ後の経過時間を計測する構成であったが、これに限定されるものではない。例えば、カウントアップするのではなく、カウントダウンするカウント部を用いてもよい。また、発振部２２の発振信号ＯＳＣをカウントするのではなく、外部から入力されるクロック信号ＣＬＫをカウントするカウント部を用いてもよい。
【０１１１】
・上記第４実施形態では、モードレジスタセットのコマンドＭＲＳを認識した時にモード拡張信号ＩＮＴＤＰＤ２をオフする構成であるが、初期化処理を行うための別のコマンド（例えば、プリチャージやオートリフレッシュのコマンド）を認識した時にモード拡張信号ＩＮＴＤＰＤ２をオフする構成としてもよい。
【０１１２】
・内部タイマー１２及び信号発生回路２１，３１，４１は、外部電源電圧ＶＥＸＴが供給され動作する構成であるが、これに限定されるものではない。具体的に、半導体装置には、ＤＰＤモード時においても活性化されている内部電源発生回路を備えるものもある。その内部電源発生回路で生成される内部電源電圧は、パワーダウンモード信号ＩＮＴＤＰＤ１のオン・オフにかかわらず、常に一定の電圧値で維持されるため、その内部電源電圧を内部タイマー１２及び信号発生回路２１，３１，４１に供給する構成としてもよい。
【０１１３】
・上記実施形態では、半導体装置１１としてクロック同期型の半導体記憶装置（ＳＤＲＡＭ）に具体化するものであったが、それ以外の半導体装置に具体化してもよい。
【０１１４】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいてパワーダウンモード信号を生成するモード制御回路とを備え、前記パワーダウンモード信号のオン時に前記内部電源発生回路を非活性化させて内部電源電圧の発生を停止させ、前記パワーダウンモード信号のオフ時に前記内部電源発生回路を活性化させて内部電源電圧を所定の電圧値に復帰させる半導体装置において、
前記パワーダウンモード信号のオフ後の経過時間を計測して前記パワーダウンモード信号のオン期間を所定時間だけ拡張したモード拡張信号を生成する内部タイマーを備え、
前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路に、前記モード拡張信号を入力して該回路を非活性化させることを特徴とする半導体装置。
（付記２）前記内部タイマーは、所定周波数の発振信号を出力する発振部と、発振部の発振信号をカウントするカウント部と、前記カウント部のカウント値が所定値に達したとき解除信号を出力する解除信号出力部と、前記パワーダウンモード信号と前記解除信号とが入力されるフリップフロップ回路を含むことを特徴とする付記１に記載の半導体装置。
（付記３）前記フリップフロップ回路は、前記モード拡張信号をオンするためのセット入力部と、前記モード拡張信号をオフするためのリセット入力部とを有し、前記セット入力部には前記パワーダウンモード信号が入力され、前記リセット入力部には前記解除信号が入力されることを特徴とする付記２に記載の半導体装置。
（付記４）内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいてパワーダウンモード信号を生成するモード制御回路とを備え、前記パワーダウンモード信号のオン時に前記内部電源発生回路を非活性化させて内部電源電圧の発生を停止させ、前記パワーダウンモード信号のオフ時に前記内部電源発生回路を活性化させて内部電源電圧を所定の電圧値に復帰させる半導体装置において、
前記内部電源電圧が供給されて動作する発振部の発振信号が所定周波数に達したことを検出する周波数検出手段を含み、該周波数検出手段から出力される検出信号に基づいて前記パワーダウンモード信号のオン期間を所定時間だけ拡張したモード拡張信号を生成する信号発生回路を備え、
前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路に、前記モード拡張信号を入力して該回路を非活性化させることを特徴とする半導体装置。
（付記５）内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいてパワーダウンモード信号を生成するモード制御回路とを備え、前記パワーダウンモード信号のオン時に前記内部電源発生回路を非活性化させて内部電源電圧の発生を停止させ、前記パワーダウンモード信号のオフ時に前記内部電源発生回路を活性化させて内部電源電圧を所定の電圧値に復帰させる半導体装置において、
前記パワーダウンモード信号のオフ後に電圧レベルが徐々に上昇する電圧信号を出力する電圧発生手段と、前記電圧信号が所定電圧以上に上昇したことを検出する電圧検出手段とを含み、該電圧検出手段から出力される検出信号に基づいて前記パワーダウンモード信号のオン期間を所定時間だけ拡張したモード拡張信号を生成する信号発生回路を備え、
前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路に、前記モード拡張信号を入力して該回路を非活性化させることを特徴とする半導体装置。
（付記６）内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいてパワーダウンモード信号を生成するモード制御回路とを備え、前記パワーダウンモード信号のオン時に前記内部電源発生回路を非活性化させて内部電源電圧の発生を停止させ、前記パワーダウンモード信号のオフ時に前記内部電源発生回路を活性化させて内部電源電圧を所定の電圧値に復帰させる半導体装置において、
装置外部から入力される制御信号に基づいて所定のコマンドを認識するコマンド認識部を含み、該コマンド認識部の出力信号に基づいて前記パワーダウンモード信号のオン期間を所定コマンドが外部から印加されるまで拡張したモード拡張信号を生成する信号発生回路を備え、
前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路に、前記モード拡張信号を入力して該回路を非活性化させることを特徴とする半導体装置。
（付記７）前記信号発生回路は、前記コマンド認識部に加えて、該コマンド認識部の出力信号と前記パワーダウンモード信号とが入力されるフリップフロップ回路を含むことを特徴とする付記６に記載の半導体装置。
（付記８）前記フリップフロップ回路は、前記モード拡張信号をオンするためのセット入力部と、前記モード拡張信号をオフするためのリセット入力部とを有し、前記セット入力部には前記パワーダウンモード信号が入力され、前記リセット入力部には前記コマンド認識部の出力信号が入力されることを特徴とする付記７に記載の半導体装置。
（付記９） 前記コマンド認識部は、コマンドを認識するための複数の制御信号が入力される多入力の論理ゲートと、該論理ゲートの出力信号によりパルス信号を生成するパルス生成部とを備えることを特徴とする付記６に記載の半導体装置。
（付記１０）前記コマンド認識部が認識するコマンドは、前記内部回路の初期化処理を行うためのコマンドであることを特徴とする付記６に記載の半導体装置。
（付記１１）前記内部回路の一部回路として、前記内部電源電圧と、それ以外の電源電圧との間で電圧変換を行うレベルシフト回路を備えることを特徴とする付記１〜１０のいずれかに記載の半導体装置。
（付記１２）前記内部回路の一部回路として、前記内部電源電圧と外部電源電圧との間で電圧変換を行うレベルシフト回路を備えることを特徴とする付記１〜１０のいずれかに記載の半導体装置。
（付記１３）前記内部電源発生回路は、第１内部電源電圧と、その電圧とは異なる第２内部電源電圧とを生成するものであり、
前記内部回路の一部回路として、前記第１内部電源電圧と第２内部電源電圧との間で電圧変換を行うレベルシフト回路を備えることを特徴とする付記１〜１０のいずれかに記載の半導体装置。
（付記１４）前記内部タイマーには、前記パワーダウンモード信号のオン・オフにかかわらず一定の電圧値で維持される電源電圧が供給されることを特徴とする付記１に記載の半導体装置。
（付記１５）前記信号発生回路には、前記パワーダウンモード信号のオン・オフにかかわらず一定の電圧値で維持される電源電圧が供給されることを特徴とする付記４〜６のいずれかに記載の半導体装置。
（付記１６）前記内部電源発生回路の非活性化時に、前記内部電源電圧が第１電位レベルから第２電位レベルに制御され、前記内部電源発生回路の活性化時に前記内部電源電圧が第２電位レベルから第１電位レベルに復帰されることを特徴とする付記１，４〜６のいずれかに記載の半導体装置。
（付記１７）内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいて前記内部電源発生回路を活性化または非活性化させるためのパワーダウンモード信号を生成するモード制御回路とを備える半導体装置の制御方法において、
前記パワーダウンモード信号のオン時に、前記内部電源発生回路を非活性化させて前記内部電源電圧を第１電位レベルから第２電位レベルにするステップと、前記パワーダウンモード信号のオフ時に、前記内部電源発生回路を活性化させて前記内部電源電圧を第２電位レベルから第１電位レベルに復帰させるステップと、
前記パワーダウンモード信号のオフ後の時間経過を内部タイマーで計測し、該内部タイマーの出力信号により、前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路を所定時間非活性化させるステップと
を備えた特徴とする半導体装置の制御方法。
（付記１８）前記パワーダウンモード信号がオンからオフに反転された時刻に前記内部タイマーのカウント動作を開始させ、そのカウント値により所定時間の経過を計測することにより、モード拡張信号をオフする時刻を遅延させることを特徴とする付記１７に記載の半導体装置の制御方法。
（付記１９）内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいて前記内部電源発生回路を活性化または非活性化させるためのパワーダウンモード信号を生成するモード制御回路とを備える半導体装置の制御方法において、
前記パワーダウンモード信号のオン時に、前記内部電源発生回路を非活性化させて前記内部電源電圧を第１電位レベルから第２電位レベルにするステップと、前記パワーダウンモード信号のオフ時に、前記内部電源発生回路を活性化させて前記内部電源電圧を第２電位レベルから第１電位レベルに復帰させるステップと、
前記パワーダウンモード信号のオフ後において、パワーダウンモード以外の動作モードに移行するための所定のコマンドを認識するまで、前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路を非活性化させるステップと
を備えたことを特徴とする半導体装置の制御方法。
（付記２０）前記内部回路の一部回路において、入力信号を前記内部電源電圧から所定の電源電圧に電圧変換することを特徴とする付記１７〜１９のいずれかに記載の半導体装置の制御方法。
（付記２１）前記所定の電源電圧は、外部電源電圧よりも高い内部電源電圧もしくは負電位の内部電源電圧であることを特徴とする付記２０に記載の半導体装置の制御方法。
（付記２２）前記外部電源電圧よりも高い内部電源電圧もしくは負電位の内部電源電圧を前記内部電源発生回路で生成することを特徴とする付記２１に記載の半導体装置の制御方法。
【０１１５】
【発明の効果】
以上詳述したように、本発明によれば、パワーダウンモードの復帰時に内部回路に流れる貫通電流を防止することができる。
【図面の簡単な説明】
【図１】 第１実施形態の半導体装置を示すブロック回路図である。
【図２】 内部タイマーを示す回路図である。
【図３】 内部タイマーの動作波形図である。
【図４】 第２実施形態の信号発生回路を示す回路図である。
【図５】 図４の信号発生回路の動作波形図である。
【図６】 第３実施形態の信号発生回路を示す回路図である。
【図７】 図６の信号発生回路の動作波形図である。
【図８】 第４実施形態の信号発生回路を示す回路図である。
【図９】 図８の信号発生回路の動作波形図である。
【図１０】 別の半導体装置を示すブロック回路図である。
【図１１】 信号伝達回路を示す回路図である。
【図１２】 従来の半導体装置を示すブロック回路図である。
【図１３】 レベルシフト回路を示す回路図である。
【図１４】 信号発生回路を示す回路図である。
【図１５】 図１４の信号発生回路を示す動作波形図である。
【図１６】 別例の動作波形図である。
【符号の説明】
３ モード制御回路
４ 内部電源発生回路
５ 内部回路
７ レベルシフト回路
１１ 半導体装置
１２ 内部タイマー
２１，３１，４１ 信号発生回路
２２ 発振部
２３ 周波数検出手段としての周波数検出部
３２ 電圧発生手段としての電圧発生部
３３ 電圧検出手段としての電圧検出部
４２ コマンド認識部
ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ 制御信号
ＩＮＴＤＰＤ１ パワーダウンモード信号
ＩＮＴＤＰＤ２ モード拡張信号
ＭＯＮ１，ＭＯＮ２ 検出信号
ＭＲＳ コマンド
ＯＳＣ１ 発振信号
ＶＥＸＴ 外部電源電圧
ＶＩＮＴ，ＶＩＮＴ１，ＶＩＮＴ２，Ｖｐｐ 内部電源電圧
ＶＲ 電圧信号
Claims (10)
- 内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいてパワーダウンモード信号を生成するモード制御回路とを備え、前記パワーダウンモード信号のオン時に前記内部電源発生回路を非活性化させて内部電源電圧の発生を停止させ、前記パワーダウンモード信号のオフ時に前記内部電源発生回路を活性化させて内部電源電圧を所定の電圧値に復帰させる半導体装置において、
前記パワーダウンモード信号のオフ後の経過時間を計測して前記パワーダウンモード信号のオン期間を所定時間だけ拡張したモード拡張信号を生成する内部タイマーを備え、
前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路に、前記モード拡張信号を入力して該回路を非活性化させることを特徴とする半導体装置。 - 内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいてパワーダウンモード信号を生成するモード制御回路とを備え、前記パワーダウンモード信号のオン時に前記内部電源発生回路を非活性化させて内部電源電圧の発生を停止させ、前記パワーダウンモード信号のオフ時に前記内部電源発生回路を活性化させて内部電源電圧を所定の電圧値に復帰させる半導体装置において、
前記内部電源電圧が供給されて動作する発振部の発振信号が所定周波数に達したことを検出する周波数検出手段を含み、該周波数検出手段から出力される検出信号に基づいて前記パワーダウンモード信号のオン期間を所定時間だけ拡張したモード拡張信号を生成する信号発生回路を備え、
前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路に、前記モード拡張信号を入力して該回路を非活性化させることを特徴とする半導体装置。 - 内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいてパワーダウンモード信号を生成するモード制御回路とを備え、前記パワーダウンモード信号のオン時に前記内部電源発生回路を非活性化させて内部電源電圧の発生を停止させ、前記パワーダウンモード信号のオフ時に前記内部電源発生回路を活性化させて内部電源電圧を所定の電圧値に復帰させる半導体装置において、
前記パワーダウンモード信号のオフ後に電圧レベルが徐々に上昇する電圧信号を出力する電圧発生手段と、前記電圧信号が所定電圧以上に上昇したことを検出する電圧検出手段とを含み、該電圧検出手段から出力される検出信号に基づいて前記パワーダウンモード信号のオン期間を所定時間だけ拡張したモード拡張信号を生成する信号発生回路を備え、
前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路に、前記モード拡張信号を入力して該回路を非活性化させることを特徴とする半導体装置。 - 内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいてパワーダウンモード信号を生成するモード制御回路とを備え、前記パワーダウンモード信号のオン時に前記内部電源発生回路を非活性化させて内部電源電圧の発生を停止させ、前記パワーダウンモード信号のオフ時に前記内部電源発生回路を活性化させて内部電源電圧を所定の電圧値に復帰させる半導体装置において、
装置外部から入力される制御信号に基づいて所定のコマンドを認識するコマンド認識部を含み、該コマンド認識部の出力信号に基づいて前記パワーダウンモード信号のオン期間を所定コマンドが外部から印加されるまで拡張したモード拡張信号を生成する信号発生回路を備え、
前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路に、前記モード拡張信号を入力して該回路を非活性化させることを特徴とする半導体装置。 - 前記信号発生回路は、前記コマンド認識部に加えて、該コマンド認識部の出力信号と前記パワーダウンモード信号とが入力されるフリップフロップ回路を含むことを特徴とする請求項４に記載の半導体装置。
- 前記フリップフロップ回路は、前記モード拡張信号をオンするためのセット入力部と、前記モード拡張信号をオフするためのリセット入力部とを有し、前記セット入力部には前記パワーダウンモード信号が入力され、前記リセット入力部には前記コマンド認識部の出力信号が入力されることを特徴とする請求項５に記載の半導体装置。
- 前記内部回路の一部回路として、前記内部電源電圧と外部電源電圧との間で電圧変換を行うレベルシフト回路を備えることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
- 前記内部電源発生回路は、第１内部電源電圧と、その電圧とは異なる第２内部電源電圧とを生成するものであり、
前記内部回路の一部回路として、前記第１内部電源電圧と第２内部電源電圧との間で電圧変換を行うレベルシフト回路を備えることを特徴とする請求項１〜６のいずれかに記載の半導体装置。 - 内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいて前記内部電源発生回路を活性化または非活性化させるためのパワーダウンモード信号を生成するモード制御回路とを備える半導体装置の制御方法において、
前記パワーダウンモード信号のオン時に、前記内部電源発生回路を非活性化させて前記内部電源電圧を第１電位レベルから第２電位レベルにするステップと、前記パワーダウンモード信号のオフ時に、前記内部電源発生回路を活性化させて前記内部電源電圧を第２電位レベルから第１電位レベルに復帰させるステップと、
前記パワーダウンモード信号のオフ後の時間経過を内部タイマーで計測し、該内部タイマーの出力信号により、前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路を所定時間非活性化させるステップと
を備えた特徴とする半導体装置の制御方法。 - 内部電源電圧を発生し、該内部電源電圧を内部回路に供給する内部電源発生回路と、入力される制御信号に基づいて前記内部電源発生回路を活性化または非活性化させるためのパワーダウンモード信号を生成するモード制御回路とを備える半導体装置の制御方法において、
前記パワーダウンモード信号のオン時に、前記内部電源発生回路を非活性化させて前記内部電源電圧を第１電位レベルから第２電位レベルにするステップと、前記パワーダウンモード信号のオフ時に、前記内部電源発生回路を活性化させて前記内部電源電圧を第２電位レベルから第１電位レベルに復帰させるステップと、
前記パワーダウンモード信号のオフ後において、パワーダウンモード以外の動作モードに移行するための所定のコマンドを認識するまで、前記内部電源電圧を含む２つの電源電圧が供給されて動作する前記内部回路の少なくとも一部回路を非活性化させるステップと
を備えたことを特徴とする半導体装置の制御方法。
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