JP2008129836A - 処理装置 - Google Patents

Abstract

【課題】ＩＳＯ７８１６、ＵＳＢ、ＭＭＣ、さらに非接触ＩＦであるＩＳＯ１４４４３等のような通信ＩＦの通信処理を判別し、情報端末が指定した一つの通信ＩＦでの通信を可能とするＩＦ切り替え機能付き処理装置を提供する。
【解決手段】処理装置において、Ｃ１端子とＣ５端子間の電位差を検出し、その電位差が定数値に達した場合に処理装置内の各回路に電力を供給する電位検出回路１４０と、Ｃ４端子とＧＮＤ間の電位差及び、Ｃ８端子とＧＮＤ間の電位差を検出し、共に定数値に達した場合にＭＭＣ制御回路を動作させ、共に定数値に達しない場合にＵＳＢ制御回路を動作させる電位検出回路１３５と、Ｃ３端子とＣ６端子のどちらにクロックが入ったかを検出し、Ｃ３端子にクロックが入った場合はＵＡＲＴ制御回路を動作させ、Ｃ６端子にクロックが入った場合はＭＭＣ制御回路を動作させるクロック検出回路１３０とを有する。
【選択図】図１

Description

本発明は、複数のＩＦで端子を共有する処理装置に関し、特に、ＩＦ切り替え機能付き処理装置に適用して有効な技術に関する。

例えば一例として、ＩＳＯ７８１６−１２は、ＩＳＯ７８１６−３で定められたＩＣカードＩＦを拡張し、同じＩＦ上でＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓの略である）通信機能を実現するためのものである。

また、ＭＭＣ（Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄの略である、登録商標：以下、登録商標表記は略す）は、ＭｕｌｔｉＭｅｄｉａＣａｒｄＡｓｏｃｉａｔｉｏｎで標準化されている規格であり、シリアル転送を用いた、主にメモリーカードとの通信手段である。

例えば、メモリカードに関する技術としては、特許文献１に記載される技術などが挙げられる。
特開２００４−２８８１４１号公報

ところで、前述した一例のＩＳＯ７８１６に準じたＩＦを持つ処理装置上で、同じＩＦを用いてＵＳＢまたはＭＭＣの通信機能を利用する場合、幾つかの端子を共有することになる。ここで、ＵＳＢとＭＭＣのデータとコマンドを制御するラインを共有させ、またＩＳＯ７８１６に準じたＣｌｏｃｋ信号とＭＭＣのＣｌｏｃｋ信号を独立に制御する場合、ＩＳＯ７８１６、ＵＳＢ、ＭＭＣの３つの通信を端末に応じて切り替える能力を処理装置に持たせることは、端末との互換性を考える上で非常に重要である。しかし、現状の構成では、ＩＦを切り替えるための端子を持たないことから、その実現は困難である。

そこで、本発明の目的は、上記課題を解決し、ＩＳＯ７８１６、ＵＳＢ、ＭＭＣ、さらに非接触ＩＦであるＩＳＯ１４４４３等のような通信ＩＦの通信処理を判別し、情報端末が指定した一つの通信ＩＦでの通信を可能とするＩＦ切り替え機能付き処理装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による処理装置は、上記目的を達成するために、一例として、ＩＳＯ７８１６に準じた端子を持ち、ＩＣカード機能を有する処理装置に適用される。前記ＩＳＯ７８１６に準じた端子には、電源電圧を供給する第１の端子（Ｃ１）と、リセット信号を入力するための第２の端子（Ｃ２）と、処理装置が有する第１のデータ通信方式を利用するためクロック信号を入力するための第３の端子（Ｃ３）と、処理装置が有するその他のデータ通信方式でデータ入出力を行うための第４の端子（Ｃ４）と、信号接地のための第５の端子（Ｃ５）と、処理装置が有するその他のデータ通信方式でのデータ入出力を行う際に利用するクロック信号を入力する第６の端子（Ｃ６）と、処理装置が有する第１のデータ通信方式でデータ入出力を行うための第７の端子（Ｃ７）と、処理装置が有するその他のデータ通信方式でデータ入出力を行うための第８の端子（Ｃ８）とを有する。

この処理装置の構成において、前記第１のデータ通信方式を利用するＵＡＲＴ制御回路を有する。また、前記その他のデータ通信方式として、接続されたホスト端末との接続バスにおいて、初期状態の電位差が異なる２つのデータ通信方式を利用可能とする際に、第２のデータ通信方式を利用するＭＭＣ制御回路と、第３のデータ通信方式を利用するＵＳＢ制御回路を有する。

さらに、Ｃ１端子とＣ５端子間の第１の電位差を検出し、その電位差が第１の定数値に達した場合に処理装置内の各回路に電力を供給する第１の検出回路と、Ｃ４端子とＣ５端子間の第２の電位差及び、Ｃ８端子とＣ５端子間の第３の電位差を検出し、第２の電位差と第３の電位差が共に第２の定数値に達した場合にＭＭＣ制御回路を動作させ、第２の電位差と第３の電位差が共に第２の定数値に達しない場合にＵＳＢ制御回路を動作させる第２の検出回路と、Ｃ３端子とＣ６端子のどちらにクロック信号が入ったかを検出し、Ｃ３端子にクロック信号が入った場合はＵＡＲＴ制御回路を動作させ、Ｃ６端子にクロック信号が入った場合はＭＭＣ制御回路を動作させる第３の検出回路とを有することを特徴とする。さらに、第４のデータ通信方式を利用する非接触通信回路を有することを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、情報端末が、ＩＳＯ７８１６、ＵＳＢ、ＭＭＣ、さらにＩＳＯ１４４４３等のような通信ＩＦのどれかで処理装置との通信を試みるとき、情報端末が各ＩＦの仕様で定められた通信処理を行う中で、処理装置はその処理を判別し、情報端末が指定した一つの通信ＩＦでの通信を可能とする効果を奏する。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

本発明の実施の形態においては、一例として、ＩＳＯ７８１６に準じたＩＦを持つ処理装置を例に説明するが、本発明はこれに限定されるものではなく、ＩＣカード機能を有する処理装置全般に適用可能となるものである。

また、このＩＳＯ７８１６に準じたＩＦを持つ処理装置において、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）は、シリアル・データ伝送に使用され、情報端末と処理装置との間でパラレル信号とシリアル信号の相互変換を行う制御装置である。また、ＭＭＣ（Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）は、小型メモリカードである。また、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）は、周辺装置を接続するためのインタフェースの共通化を目的としたインタフェース仕様である。

以下において、ＩＳＯ７８１６に準じたＩＦとして、ＵＡＲＴ、ＭＭＣ、ＵＳＢを使用する各制御回路を有する処理装置について実施の形態を説明する。

図１は、本発明の一実施の形態による処理装置の内部構成の一例を表す図である。

本実施の形態による処理装置１００は、ＵＡＲＴ Ｒｅｓｅｔ１１０、ＵＡＲＴ Ｉ／Ｏ１１２、ＵＡＲＴ ＣＬＫ１１４、ＭＭＣ ＣＬＫ１１６、ＤＡＴＡ（またはＤ＋）１１８、ＣＭＤ（またはＤ−）１２０、ＶＣＣ１２２、ＧＮＤ１２４、クロック検出回路（第３の検出回路）１３０、電位検出回路（第２の検出回路）１３５、電位検出回路（第１の検出回路）１４０、ＵＡＲＴ制御回路１５０、ＭＭＣ制御回路１６０、内部クロック生成回路１６５、ＵＳＢ制御回路１７０、内部クロック生成回路１７５、ＣＰＵ１９０などから構成される。

この処理装置１００は、ＩＳＯ７８１６互換のＩＦとして、ＵＡＲＴ Ｒｅｓｅｔ１１０、ＵＡＲＴ Ｉ／Ｏ１１２、ＵＡＲＴ ＣＬＫ１１４、ＭＭＣ ＣＬＫ１１６、ＤＡＴＡ １１８（またはＤ＋１１８）、ＣＭＤ１２０（またはＤ−１２０）、ＶＣＣ１２２、ＧＮＤ１２４を有し、ＩＣカードチップやセキュリティ機能付きメモリカード等が該当する。この処理装置１００は、各回路又は各回路の集まり毎に別のチップとして構成されていても良い。

ここで、ＵＡＲＴ Ｒｅｓｅｔ１１０は、処理装置１００へのリセット信号であり、ＩＳＯ７８１６ではＣ２端子が割り当てられている。また、ＵＡＲＴ Ｉ／Ｏ１１２は、処理装置１００とＡＰＤＵ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｔｏｃｏｌ Ｄａｔａ Ｕｎｉｔの略である）を送受信するためのＩ／Ｆであり、ＩＳＯ７８１６ではＣ７端子が割り当てられている。また、ＵＡＲＴ ＣＬＫ１１４は、処理装置１００へＩＳＯ７８１６に準拠した処理のためのクロック信号を入力するためのＩ／Ｆであり、ＩＳＯ７８１６ではＣ３端子が割り当てられている。また、ＭＭＣ ＣＬＫ１１６は、処理装置１００へＭＭＣ処理のためのクロック信号を入力するためのＩ／Ｆであり、ここではＣ６端子が割り当てられていることとする。

また、ＤＡＴＡ１１８及びＣＭＤ１２０は、ＭＭＦ ＩＦ通信では、それぞれデータ及びコマンド（またはレスポンス）を転送するために用いられ、ＵＳＢ ＩＦ通信ではＤ＋及びＤ−信号線として共にコマンド及びデータを転送するために用いられる。この信号線は、以下でＤ＋１１８及びＤ−１２０または、信号線１１８及び信号線１２０と記載することもあるが、いずれも同じ意味である。ＩＳＯ７８１６ではＤＡＴＡ１１８としてＣ４端子、ＣＭＤ１２０としてＣ８端子が割り当てられている。ただし、ＭＭＣ ＩＦ通信において、どちらの端子がデータとコマンドに割り当たっていても、その割り当てが明らかであれば、以下で説明する通信切り替え方式の本質には影響しない。

また、ＶＣＣ１２２は、処理装置１００への入力電圧であり、ＩＳＯ７８１６ではＣ１端子が割り当てられている。また、ＧＮＤ１２２は、処理装置１００へのグラウンド線であり、ＩＳＯ７８１６ではＣ５端子が割り当てられている。

これらの信号線は、各ＩＦ制御回路（１５０、１６０、１７０）を通じてＣＰＵ１９０に接続される。ここで、各ＩＦ制御回路（１５０、１６０、１７０）はＣＰＵ１９０の一部であっても良い。ただし、各ＩＦ制御回路（１５０、１６０、１７０）を動作させるための電力がＣＰＵ１９０とは別に制御可能であるならば、ＩＦが選択された際に他のＩＦ制御回路への電力供給を停止することで消費電力を低減させる効果がある。

各ＩＦ制御回路（１５０、１６０、１７０）は、それぞれＩＦの競合に関係なく、それぞれのＩＦ（ＩＳＯ７８１６、ＭＭＣ、ＵＳＢ）を制御するための装置である。

ＵＡＲＴ制御回路１５０は、ＵＡＲＴ Ｒｅｓｅｔ１１０、ＵＡＲＴ Ｉ／Ｏ１１２、ＵＡＲＴ ＣＬＫ１１４、ＶＣＣ１２２、ＧＮＤ１２４が接続されており、ＩＳＯ７８１６−３仕様で定められたＡＰＤＵ転送を実現する回路である。すなわち、ＵＡＲＴ制御回路１５０は、ホストから供給されたクロック信号に基づき、命令コード及びデータを１本のＩ／Ｏにより同期的に転送制御する回路である。また、以下では、ＩＳＯ７８１６に準じる処理をＵＡＲＴ処理、ＩＳＯ７８１６に準じる処理を行う回路をＵＡＲＴ制御回路と呼ぶことにする。

ＭＭＣ制御回路１６０は、ＭＭＣ ＣＬＫ１１６、ＤＡＴＡ１１８、ＣＭＤ１２０、ＶＣＣ１２２、ＧＮＤ１２４が接続されており、ＭＭＣ及びＳｅｃｕｒｅＭＭＣ仕様に準拠したデータ通信を実現する回路である。すなわち、ＭＭＣ制御回路１６０は、ホストから供給されたクロック信号に基づき、命令コード及びデータをそれぞれの１本のＩ／Ｏにより同期的に転送制御する回路である。

ＵＳＢ制御回路１７０は、ＤＡＴＡ１１８、ＣＭＤ１２０、ＶＣＣ１２２、ＧＮＤ１２４が接続されており、ＵＳＢ仕様に準拠したデータ通信を実現する回路である。すなわち、ＵＳＢ制御回路１７０は、ホストとの間で、命令コード及びデータを２本のＩ／Ｏを用いた差動バスにより非同期に転送制御する回路である。

また、ここでは、ＵＳＢの通信用に内部クロック生成回路１７５を設け、ＵＳＢ制御回路１７０に接続する構成を取る。内部クロック生成回路１７５は、ＵＳＢ制御回路１７０に含まれていても良いし、処理装置１００の外部に接続される構成であっても良い。さらに、各制御回路及びＣＰＵ、他のデバイスが接続されている場合には、それらを動作させるために内部クロック生成回路１６５を設け、ＣＰＵや各制御回路に必要ならばクロックを供給する構成を取る。ただし、個別に供給するクロックを分けるために、一つ以上の内部クロック生成回路を追加し、個別に、または部分的にクロックを分けても良い。また、ＵＡＲＴ ＣＫ１１４またはＭＭＣ ＣＬＫ１１６から供給されたクロックを利用しても良い。また、必要ならば外部から得られるクロックまたは内部で生成したクロックを逓倍または分周して用いても良い。また、内部クロック生成回路１７５と内部クロック生成回路１６５を共通の回路として、それぞれでクロックを逓倍または分周して用いても良い。

ただし、これらが物理的に各ＩＦに接続されただけの構成では、ＩＦの競合が発生し、正しいデータ転送を実現することはできない。

そこで、本実施の形態では、処理装置１００に、電位検出回路１４０、電位検出回路１３５、クロック検出回路１３０を追加することにより、ＩＦ間の干渉に関する問題を解決する。

電位検出回路１４０は、ＶＣＣ１２２とＧＮＤ１２４が接続されており、ＶＣＣ１２２とＧＮＤ１２４の電位差がある基準値に達した場合に処理装置１００内の各回路に電力を供給する回路であり、図８（ａ）のような回路から構成されていても良い。このとき、端子間電位差のスレッショルドは、各回路が安定して動作する最低限の電圧差が満たされていることが望ましい。また、この構成では、電位検出回路１４０により一定の電位差が確認された後、処理装置１００に電力が供給されるように描かれているが、それぞれの回路が、入力電圧に関して個別の電位検出回路を持っていても良い。また、各ＩＦ制御回路（１５０、１６０、１７０）及びＣＰＵ１９０への電力供給は、ＵＡＲＴ Ｒｅｓｅｔ１１０またはクロック検出回路１３０または電位検出回路１３５の動作を契機にして制御されても良い。

例えば、ＵＡＲＴ処理では、処理装置１００は接続された情報端末（ホスト端末、単にホストと記載することもある）からリセット信号を受けてＡＴＲ（Ａｎｓｗｅｒ ｔｏ Ｒｅｓｅｔの略である）を返す仕様であるが、この情報端末からのリセット信号を契機にしてＣＰＵ１９０が動作する仕組みであっても良い。また、クロック検出回路１３０及び電位検出回路１３５は、入力されたデータに応じて各ＩＦ制御回路（１５０、１６０、１７０）にその旨を通知可能であるが、この信号により電力供給が開始されても良い。ＭＭＣやＵＳＢは、ホストからのクロック入力やデータ及びコマンド線の状態をある一定の時間をかけて検出した後にコマンドやデータを送るが、本実施の形態における検出回路は、それらの処理よりも早くＩＦの決定を行うため、ＩＦ決定後に各ＩＦ制御回路（１５０、１６０、１７０）を動作させることが可能になる。

電位検出回路１４０から他の回路に電力が供給される場合で、情報端末から処理装置１００に印加される電圧が複数のレベルから構成される場合、電位検出回路１４０はその差を検出し、他の回路へ供給する電圧を切り替えても良い。このため、電位検出回路１４０は処理装置１００に印加される可能性がある全ての電圧レベルに対応することが望ましいが、他の回路への電圧供給についてはこの回路からの出力段階で昇圧または降圧が可能であるため、全ての電圧レベルに対応させる必要はなくなる。ただし、その他の回路が複数の電圧レベルに対応して動く仕組みであっても良い。

電位検出回路１４０は、電位検出回路１３５が動作後に直ちにＩＦの検出を行うために必要になる。仮にこの回路がない場合、ＤＡＴＡ１１８及びＣＭＤ１２０の信号上のノイズを誤検出し、間違った検出を行ってしまう可能性がある。ただし、この誤検出が問題ない場合には、電位検出回路１４０を省略しても良い。

電位検出回路１３５は、ＤＡＴＡ１１８とＣＭＤ１２０が接続されており、ＤＡＴＡ１１８とＣＭＤ１２０のＧＮＤに対する各電位差がある基準値に達した場合に、その内容に応じてＭＭＣまたはＵＳＢの動作を決定する回路であり、図８（ｂ）のような回路から構成されていても良い。このとき、スレッショルドは、各信号線の状態が判断できる電圧差であることが望ましい。ただし、リーク電流の問題などで基準電位をＧＮＤに設定することが好ましくない場合、基準となる電位をＶＣＣまたはＶＣＣの電圧レベルをＤＡＴＡ１１８またはＣＭＤ１２０の判断時の電位にあわせて昇圧または降圧した電位としても良い。ただし、この場合は、ＶＣＣの電位が安定してから判断するようにすることが望ましい。

図７（ａ）（ｂ）は、電位差検出のタイミングを表している。ＶＣＣ電位が最大３．３Ｖ、ＧＮＤ電位０Ｖである場合、情報端末から印加された電圧はグラフ７１０またはグラフ７１８のような勾配で３．３Ｖに達するが、その途中でＶＣＣが電位検出回路１４０の起動電圧に達した場合、電位検出回路１４０はその電位差を検出し、それがスレッショルドを超えているならば、電力を電位検出回路１３５に供給しても良い。また、その遅延が問題とならないならば、電位が安定した段階で電力を電位検出回路１３５に供給しても良い。ここで、電位検出回路１３５の起動電圧が電位検出回路１４０と同じ場合、電位検出回路１３５を直ちに起動し、ＤＡＴＡ１１８とＣＭＤ１２０の信号線の電位を検出する。

図３は、ＵＳＢ制御回路３１０を用いて処理装置１００に接続するＵＳＢホスト端末３００の構成を表している。ＵＳＢ仕様に依れば、Ｄ＋１１８及びＤ−１２０に接続された信号線は、電源投入時はプルダウン抵抗Ｒ＿ＰＤ３１４及びＲ＿ＰＤ３１２を用いたプルダウン回路に接続されている。また、ＵＳＢ仕様により、接続後に直ちにＤ＋１１８及びＤ−１２０が共にＬＯＷ電位でリセットすることが定められているため、電位検出回路１３５はこの状態をもって直ちにＵＳＢが選択されていることを判断できる。図７（ａ）のグラフ７１２及び７１４及び７１６はこのタイミングを示している。ここで、ＬＯＷ電位とは、信号線で認められた電圧範囲の中で、内部のデジタル回路で“０”と認識される電位を表す。また、この時の電位は、ＧＮＤ１２４の電位と異なっていても良い。

また、図４は、ＵＡＲＴ制御回路４１０を用いて処理装置１００に接続するＵＡＲＴホスト端末４００の構成を表している。この構成では、Ｄ＋１１８及びＤ−１２０は接続されていないため、処理装置１００側のＤ＋１１８及びＤ−１２０の各端子はハイインピーダンスの状態になる。この状態で混入したノイズを電位検出回路１３５が誤検出することを避けるために、Ｄ＋１１８及びＤ−１２０の端子は処理装置１００内でプルアップ回路で接続されていることが望ましい。ただし、ホスト側のプルダウン、プルアップに影響を及ぼさないように、抵抗はホスト側よりも大きい抵抗を用いることが望ましい。また、このときに用いる２つのプルアップ抵抗は、ホスト側よりも大きい抵抗であるならば異なる抵抗値であっても良い。

ここで、ＵＳＢがフルスピードデバイスの場合、Ｄ＋１１８をプルアップ回路に接続し、Ｄ−１２０をプルダウン回路に接続していても良い。また、ＵＳＢがロースピードデバイスの場合、Ｄ＋１１８をプルダウン回路に接続し、Ｄ−１２０をプルアップ回路に接続していても良い。また、この抵抗は、ＵＳＢのバス選択時にバススピードに応じて切り替えても良い。従って、ＵＡＲＴ制御回路４１０に接続された場合、電位検出回路１３５ではＭＭＣが選択されるか、何も選択されないことになる。また、Ｄ＋１１８とＤ−１２０上の信号は、電位検出回路１３５の起動よりも早く変化していることが望ましいため、接続する電位は電位検出回路１４０を通る前に分岐して供給されても良い。また、このとき電圧のレベルがＤＡＴＡ１１８及びＣＭＤ１２０と異なるならば、必要に応じて昇圧及び降圧用の回路を用いても良い。また、ＣＰＵ１９０に供給するクロックがＵＡＲＴ ＣＬＫ１１４でも内部クロック生成回路１６５より供給されるクロックのどちらでも良い場合、プルダウン回路で接続されていても良い。

図２は、ＭＭＣ制御回路２１０を用いて処理装置１００に接続するＭＭＣホスト端末２００の構成を表している。ＭＭＣ仕様によれば、ＤＡＴＡ１１８及びＣＭＤ１２０に接続された信号線はプルアップ抵抗Ｒ＿ＤＡＴ２１２及びＲ＿ＣＭＤ２１４を用いたプルアップ回路に接続されている。従って、電位検出回路１３５はこの状態を持って直ちにＭＭＣが選択されていることを判断できる。ただし、ＤＡＴＡ１１８及びＣＭＤ１２０への電源供給がＶＣＣと同じである場合の動作について、図７（ｂ）のグラフ７２０及び７２２及び７２４にそのタイミングを示している。図７（ｂ）のように、この状態でも問題なく電位を検出できるようにするためには、スレッショルドを電位検出回路１３５の起動電圧よりも低く設定しておくことが望ましい。この状態で電位検出回路１３５内の各ゲートが動作するならば、ＵＳＢ、ＭＭＣが双方共に仕様上、起動から信号線の電位が安定するまでの時間を十分にとってあることから、この時点で電位がＶＣＣの最大電圧に達していなくても、それ以後の動作に特に影響はない。

以上より、電位検出回路１３５は、ＭＭＣ検出（図８（ｂ）に示す信号線８１０及び信号線８１２が双方共にＨＩＧＨ）、ＵＳＢ検出（信号線８１０及び信号線８１２が双方共にＬＯＷ）、未検出（信号線８１０及び信号線８１２の片方がＨＩＧＨで片方がＬＯＷ）の３つの状態が発生し得る。未検出の場合の動作は、双方をＡＮＤ回路で判別して未検出状態をＵＳＢ検出と仮に定めても良いし、双方をＯＲ回路で判別して未検出状態をＭＭＣ検出と仮に定めても良いし、他の回路でその動作を判断しても良い。また、未検出時には、検出されるまで判断を保留しても良い。ここで、ＨＩＧＨとは、信号線で認められた電圧範囲の中で、内部のデジタル回路で“１”と認識される電位を表す。また、このときの電位は、ＶＣＣ１２２の電位と異なっていても良い。

また、ＤＡＴＡ１１８及びＣＭＤ１２０の電位は、データにより変化するため、電位検出回路１３５はその動作が確定後に直ちに停止されるか、電位検出回路１３５から信号を受け取った回路は、以後、その信号が変化を無視するように実装されることが望ましい。

また、電位検出回路１３５は、ＭＭＣ検出及びＵＳＢ検出をＤＡＴＡ１１８もしくはＣＭＤ１２０のどちらか片方のみを用いることで行っても良い。

クロック検出回路１３０は、ＵＡＲＴ ＣＬＫ１１４とＭＭＣ ＣＬＫ１１６に接続されており、どちらかからクロック入力があった場合に、クロック入力があった方の信号線を有効とし、それ以降、他方からのクロック入力を無視させる回路であり、図８（ｃ）のような回路から構成されていても良い。ここで、クロック検出回路１３０は、内部クロックにより判断する方式をとっているが、電位検出回路１３５のように電位差に変化が発生した場合に動作する仕組みであっても良い。内部クロックにより判断する場合、外部からのノイズに強くなり、また回路の動作開始をクロックの入力するタイミングと合わせられるという効果がある。クロック検出回路１３０は、電圧が安定した後に動作を始めることが望ましく、クロック検出回路１３０へ供給する電位検出回路に、電位検出回路１４０及び電位検出回路１３５よりも高い電圧で動作するようにスレッショルドを設けて、それらの回路と起動の時間差を設けても良く、またカウンター回路を設けて一定の時間経過後にクロック検出回路１３０が動作するようにしても良い。カウンター回路を設ける場合、カウンターが一定値に達した場合にクロック検出回路１３０へのクロック供給を行うことを動作開始の契機にしても良い。

クロック検出回路１３０は、電位検出回路１３５でＵＳＢが選択されたときに、動作を停止させるか、供給するクロックを停止することで動作を行わせないようにしても良い。また、クロック検出回路１３０から各ＩＦ制御回路（１５０、１６０）へ送られるＵＡＲＴ ＣＬＫ１１４及びＭＭＣ ＣＬＫ１１６に接続された信号線からの入力を、スイッチにより停止しても良い。

クロック検出回路１３０は、初期状態ではＵＡＲＴ ＣＬＫ１１４が有効になっていても良い。これは、ＩＳＯ７８１６のリセット信号がクロック検出よりも早く処理装置１００に入力される可能性があるためで、そのときは直ちにＵＡＲＴ ＣＬＫ１１４が選択されることが望ましいためである。もしも、このことが問題にならないならば、ＵＡＲＴ ＣＬＫ１１４に対してもＭＭＣ ＣＬＫ１１６と同じく、クロックにより選択される仕組みであっても良い。

以上のように、電位検出回路１４０及び電位検出回路１３５及びクロック検出回路１３０は、それぞれ入力の状態に応じて状態を切り替えるが、実際にＩＦ制御回路（１５０，１６０、１７０）のどれを有効とするかは、この仕組みだけでは決まらない。それは、処理装置１００のハードウエアとして機能を満足していても、処理装置１００のソフトウエアが機能を未実装または故障等の要因で満足していない場合があるからである。したがって、最終的にどのＩＦ制御回路（１５０，１６０、１７０）が選択されるかが決定するのは、各ＩＦの初期化手続きが完了した段階である。

図５及び図６は、このときの手続きの流れを表している。処理装置１００はホストと接続されると（５１０）、電位検出回路１４０により予め定めておいた電位差の検出を実行する（５１２）。ここで、手続き５１０の状態を状態０と定める。これは処理装置１００がハードウエアリセットされた状態を指す。ただし、これはリセット信号（ＵＡＲＴ Ｒｅｓｅｔ１１０）によって遷移する状態とは異なる。電位差が検出された場合、処理装置１００は電位検出回路１３５及びクロック検出回路１３０に電力を供給し、それぞれの回路を起動する（５１４）。ただし、前にも述べたように、クロック検出回路１３０の実際の動作開始は、ＶＣＣ１２２から供給される電位が安定してからであることが望ましい。

電位検出回路１３５が起動すると、電位検出回路１３５は電位の検出を行う。双方の電位がＨＩＧＨの場合（５１６）、処理装置１００は信号線（ＤＡＴＡまたはＤ＋１１８）及び信号線（ＣＭＤまたはＤ−１２０）をＭＭＣ制御回路１６０に接続する。また、ＣＰＵ１９０を起動させ（５１８）、状態１に移行する（５２２）。ここで、ＭＭＣ制御回路１６０を有効にする段階でＭＭＣ制御回路１６０を起動しても良いし、消費電力が問題とならないならば電位検出回路１３５の起動に併せて起動させておいても良い。また、ＣＰＵ１９０を起動させるとは、ＣＰＵ１９０に電圧を印加することを意味する。この段階では内部クロック生成回路１６５で発生させたクロックをＣＰＵ１９０に入力させなくても良い。後にＵＡＲＴ ＣＬＫと動的に切り替える回路を用いるならば、この段階でクロックを入力しても良い。また、ＣＰＵ１９０は、コアとなる演算回路だけではなく、内部接続バス、ＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭ、暗号演算回路、ダイレクトメモリアクセスコントローラ、その他の周辺回路及びバッファ等を含んだものを指す。

電位検出回路１３５において電位が共にＬＯＷの場合（５２０）、処理装置１００は信号線１１８及び信号線１２０をＵＳＢ制御回路１７０に接続する。また、ＣＰＵ１９０を起動させ、ＵＳＢが仮に選択されたことを通知し（５２４）、状態２に移行する（５２６）。ここで、ＵＳＢ制御回路１７０を有効にする段階でＵＳＢ制御回路１７０及び内部クロック生成回路１７５を起動しても良いし、消費電力が問題とならないならば電位検出回路１３５の起動に併せて起動させておいても良い。また、このときはＣＰＵ１９０に動作用のクロックを供給しても良い。また、ＣＰＵ１９０にＵＳＢが仮に選択されたことを通知するとは、レジスタにその情報を格納する操作や専用の割り込みを発生させる操作などが該当する。

電位検出回路１３５の状態がどちらにも決まらない場合（片方がＨＩＧＨで片方がＬＯＷの場合など）、確定するまで検出を繰り返しても良い。

処理装置１００が状態１に遷移した場合、処理装置１００はクロック検出回路１３０によりＭＭＣ ＣＬＫ１１６が入力されているかを検出する（６１０）。ＭＭＣ ＣＬＫ１１６の入力が検出された場合、処理装置１００は、内部クロック生成回路１６５で発生させたクロックをＣＰＵ１９０に供給し、クロック検出回路１３０を停止させ、ＣＰＵ１９０にＭＭＣが選択されたことを通知し（６１４）、状態３に移行する（６１８）。ここで、ＣＰＵ１９０にＭＭＣが選択されたことを通知するとは、レジスタにその情報を格納する操作や専用の割り込みを発生させる操作などが該当する。以下に述べるＵＳＢ選択の通知及びＵＡＲＴ選択の通知も同様である。

クロック検出回路１３０でＵＡＲＴ ＣＬＫ１１４の入力が検出された場合（６１２）、処理装置１００はクロック検出回路１３０を停止させ、ＣＰＵ１９０にＵＡＲＴが選択されたことを通知し（６１６）、状態４に移行する（６２０）。

処理装置１００は状態３に移行すると、ＭＭＣ仕様に基づき通信処理の初期化を開始する。これに失敗した場合、処理装置１００は状態１に処理装置１００の状態を戻しても良い。また、何度もこの処理が失敗するならば、状態０に戻しても良い。ここで、初期化の成功とは、ＣＭＤ３が成功し、ＭＭＣがｓｔｂｙ状態に移行することを意味していても良いし、ＣＭＤ１またはＣＭＤ７までが完了したことを意味していても良い。

状態３でＭＭＣの接続が確定した後は、ＭＭＣ接続で用いない信号線（ＵＡＲＴ Ｒｅｓｅｔ１１０、ＵＡＲＴ Ｉ／Ｏ１１２、ＵＡＲＴ ＣＬＫ１１４）に入力があっても無視しても良い。また、ＵＡＲＴ制御回路１５０、ＵＳＢ制御回路１７０への電源供給を停止しても良い。この状態はハードウエアリセットにより状態０に戻しても良い。また、ＣＭＤ１５等により状態１に戻しても良い。

処理装置１００は状態４に移行すると、ＩＳＯ７８１６仕様に基づき通信処理の初期化を開始する。これに失敗した場合、処理装置１００は状態１に処理装置１００の状態を戻しても良い。また、何度もこの処理が失敗するならば、状態０に戻しても良い。ここで、初期化の成功とは、情報端末からのリセット信号を受け付け、ＡＴＲの送信が完了することを意味していても良い。

処理装置１００が状態２に遷移した場合、処理装置１００はＵＳＢ接続の初期化（６３２）及びＵＡＲＴ接続の初期化（６３４）を共に実行可能とする。従って、ＣＰＵ１９０はタイムスケジューリング等により、必要ならばこれら両方の処理を同時に実行できることが望ましい。ここで、ＵＳＢ接続の初期化とは、リセット後のバスの選択を経て、Ｇｅｔ Ｄｅｓｃｒｙｐｔｏｒが成功するまでを意味していても良い。

ＵＳＢ接続の初期化（６３２）を実行し、ＵＡＲＴ接続が未完了かつＵＳＢ接続の初期化に成功した場合（６３６）、信号線（ＵＡＲＴ Ｒｅｓｅｔ１１０）のＣＰＵ１９０への接続を遮断し、クロック検出回路１３０を停止し、ＵＳＢ選択をＣＰＵ１９０に通知しても良い。またこれらの処理を、ＣＰＵ１９０への通知後にＣＰＵ１９０が行っても良い（６４０）。この後、処理装置１００はＵＳＢ選択状態である状態５に遷移する（６４６）。状態５ではＵＳＢの接続が確定しているため、ＵＳＢ接続で用いない信号線（ＵＡＲＴ Ｒｅｓｅｔ１１０、ＵＡＲＴ Ｉ／Ｏ１１２、ＵＡＲＴ ＣＬＫ１１４、ＭＭＣ ＣＬＫ１１６）に入力があっても無視しても良い。また、ＵＡＲＴ制御回路１５０、ＭＭＣ制御回路１６０への電源供給を停止しても良い。この状態はハードウエアリセットにより状態０に戻しても良い。

処理（６３６）において初期化に失敗している場合で両方の初期化が失敗した場合、状態２に戻って初期化を行うか、処理装置１００自身がハードウエアリセットを行い状態０に戻して再びＩＦ選択手順を実行しても良い（６４２）。

ＵＡＲＴ接続の初期化（６３４）を実行し、ＵＡＲＴ接続が未完了かつＵＳＢ接続の初期化に成功した場合（６３８）、信号線（ＤＡＴＡまたはＤ＋１１８）及び信号線（ＣＭＤまたはＤ−１２０）のＣＰＵ１９０（またはＵＳＢ制御回路１７０）への接続を遮断し、クロック検出回路１３０を停止し、ＵＡＲＴ選択をＣＰＵ１９０に通知しても良い。また、これらの処理を通知後にＣＰＵ１９０が行っても良い（６４４）。ここで、ＵＡＲＴ制御回路１５０及びＣＰＵ１９０の動作のためのクロックは、ＵＡＲＴ ＣＬＫ１１４から入力されたクロックを用いても良いし、ＵＳＢ起動時に内部クロック発生回路１６５により発生させたクロックを用いても良い。ただし、状態２は信号線（１１８）及び信号線（１２０）が情報端末でプルダウン接続されている場合にとる状態であるため、ＣＰＵ１９０の動作に内部クロックを用いることは問題にならない。ＵＳＢ接続が想定されていない端末では、これらの端子は接続されないためである。

この後、処理装置１００はＵＡＲＴ選択状態である状態４に遷移する（６５０）。状態４ではＵＡＲＴの接続が確定しているため、ＵＡＲＴ接続で用いない信号線（ＭＭＣ ＣＬＫ１１６、ＤＡＴＡまたはＤ＋１１８、ＣＭＤまたはＤ−１２０）に入力があっても無視しても良い。また、ＵＳＢ制御回路１７０、ＭＭＣ制御回路１６０への電源供給を停止しても良い。この状態はハードウエアリセットにより状態０に戻しても良い。

処理（６３８）において初期化に失敗している場合で両方の初期化が失敗した場合、状態２に戻って初期化を行うか、処理装置１００自身がハードウエアリセットを行い状態０に戻して再びＩＦ選択手順を実行しても良い（６４２）。

図９は、図１の構成に対して、ＩＳＯ１４４４３に基づくような非接触ＩＦ制御回路１８０を追加した処理装置の内部構成を表している。ここで、非接触ＩＦ回路１８０は、情報端末からの電源供給を受けて、内部クロックを発生させ、無線通信を行うアナログ回路と、コマンド及びデータ転送を処理するデジタル回路とを合わせた回路を指している。非接触ＩＦ制御回路１８０は、図５及び図６の手順とは独立に動作しても良い。この場合、非接触ＩＦ制御回路１８０からのデータ出力は、ＣＰＵ１９０にデータを転送するデータバスに接続される。ＣＰＵ１９０は、非接触ＩＦ制御回路１８０からのデータ転送要求があることを割り込みにより知っても良い。

電源に関しては、ＣＰＵ１９０が情報端末からＶＣＣ１２２で電力の供給を受けている場合と、非接触ＩＦで供給を受けている場合が考えられる。この場合、非接触ＩＦ制御回路１８０の動作は、非接触ＩＦから得た電力で動作し、その他の部分の動作はＶＣＣ１２２から得た電力で動作しても良い。ただし、ＶＣＣ１２２から電力が得られない場合、非接触ＩＦから供給を受けた電力でＣＰＵ１９０を動作させても良い。この切り替えを行う回路が電源選択回路１８２である。

クロックに対しては、ＣＰＵ１９０が情報端末から入力されたＵＡＲＴ ＣＬＫ１１４で動作している場合と、内部クロック生成回路１６５で生成されたクロックで動作している場合と、クロック入力が停止している場合が考えられる。ＵＡＲＴ処理が選択されている場合は、非接触ＩＦを動作させないこととし、ＣＰＵを動作させた処理を行わなくても良い。こういった処理装置１００のために、これ以外の場合は、内部クロック生成回路１６５のクロックを用いてＣＰＵ１９０を動作させても良い。内部クロック生成回路１６５が動作していない場合は、非接触ＩＦから供給を受けた電力で動作させても良い。

以上説明したように、本実施の形態によれば、ＵＡＲＴ制御回路１５０、ＭＭＣ制御回路１６０、ＵＳＢ制御回路１７０、ＣＰＵ１９０などに加え、クロック検出回路１３０、電位検出回路１３５、電位検出回路１４０、さらに非接触ＩＦ制御回路１８０などを有することで、情報端末が、ＩＳＯ７８１６、ＵＳＢ、ＭＭＣ、さらにＩＳＯ１４４４３の通信ＩＦのどれかで処理装置１００との通信を試みるとき、情報端末が各ＩＦの仕様で定められた通信処理を行う中で、処理装置１００はその処理を判別し、情報端末が指定した一つの通信ＩＦでの通信を可能とすることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、複数のＩＦで端子を共有する処理装置に関し、特に、ＩＳＯ７８１６、ＵＳＢ、ＭＭＣ、さらにＩＳＯ１４４４３等のような通信ＩＦの通信処理を判別し、情報端末が指定した一つの通信ＩＦでの通信を可能とするＩＦ切り替え機能付き処理装置に利用可能である。

本発明の一実施の形態による処理装置の内部構成の一例を表す図である。 本発明の一実施の形態において、ＭＭＣホスト端末と処理装置の接続を表す図である。 本発明の一実施の形態において、ＵＳＢホスト端末と処理装置の接続を表す図である。 本発明の一実施の形態において、ＵＡＲＴホスト端末と処理装置の接続を表す図である。 本発明の一実施の形態において、情報端末からの操作に基づいた処理装置内部の状態変化を表したフローチャートである。 本発明の一実施の形態において、情報端末からの操作に基づいた処理装置内部の状態変化（図５に続く）を表したフローチャートである。 本発明の一実施の形態において、電位検出回路の動作（ａ）（ｂ）を表すタイミングチャートである。 本発明の一実施の形態において、電位検出回路、クロック検出回路の内部構成例（ａ）（ｂ）（ｃ）を表す図である。 本発明の一実施の形態において、非接触ＩＦ制御回路を追加した処理装置の内部構成を表す図である。

符号の説明

１００…処理装置、１１０…ＵＡＲＴ Ｒｅｓｅｔ、１１２…ＵＡＲＴ Ｉ／Ｏ、１１４…ＵＡＲＴ ＣＬＫ、１１６…ＭＭＣ ＣＬＫ、１１８…ＤＡＴＡまたはＤ＋、１２０…ＣＭＤまたはＤ−、１２２…ＶＣＣ、１２４…ＧＮＤ、１３０…クロック検出回路、１３５…電位検出回路、１４０…電位検出回路、１５０…ＵＡＲＴ制御回路、１６０…ＭＭＣ制御回路、１６５…内部クロック生成回路、１７０…ＵＳＢ制御回路、１７５…内部クロック生成回路、１８０…非接触ＩＦ制御回路、１８２…電源選択回路、１９０…ＣＰＵ、２００…ＭＭＣホスト端末、２１０…ＭＭＣ制御回路、３００…ＵＳＢホスト端末、３１０…ＵＳＢ制御回路、４００…ＵＡＲＴホスト端末、４１０…ＵＡＲＴ制御回路。

Claims (14)

1. ＩＣカード機能を有する処理装置であって、
   電源電圧を供給する第１の端子と、リセット信号を入力するための第２の端子と、前記処理装置が有する第１のデータ通信方式を利用するためクロック信号を入力するための第３の端子と、前記処理装置が有するその他のデータ通信方式でデータ入出力を行うための第４の端子と、信号接地のための第５の端子と、前記処理装置が有する前記その他のデータ通信方式でのデータ入出力を行う際に利用するクロック信号を入力する第６の端子と、前記処理装置が有する前記第１のデータ通信方式でデータ入出力を行うための第７の端子と、前記処理装置が有する前記その他のデータ通信方式でデータ入出力を行うための第８の端子とを有し、
   前記その他のデータ通信方式として、接続されたホスト端末との接続バスにおいて、初期状態の電位差が異なる２つのデータ通信方式を利用可能とする際に、
   前記第１の端子と前記第５の端子間の第１の電位差を検出し、前記第１の電位差が第１の定数値に達した場合に前記処理装置内の各回路に電力を供給する第１の検出回路と、
   前記第４の端子と前記第５の端子間の第２の電位差及び、前記第８の端子と前記第５の端子間の第３の電位差を検出し、前記第２の電位差と前記第３の電位差が共に第２の定数値に達した場合に第２のデータ通信方式を動作させ、前記第２の電位差と前記第３の電位差が共に第２の定数値に達しない場合に第３のデータ通信方式を動作させる第２の検出回路と、
   前記第３の端子と前記第６の端子のどちらにクロック信号が入ったかを検出し、前記第３の端子にクロック信号が入った場合は前記第１のデータ通信方式を動作させ、前記第６の端子にクロック信号が入った場合は前記第２または第３のデータ通信方式を動作させる第３の検出回路とを有することを特徴とする処理装置。
2. 請求項１に記載の処理装置において、
   前記第１の検出回路は、入力される電力レベルが複数ある場合に、必要に応じて電圧の昇圧または降圧を行い、前記各回路へ供給する電圧レベルを一定にすることを特徴とする処理装置。
3. 請求項１に記載の処理装置において、
   前記第２の検出回路は、前記第４の端子と前記第８の端子をプルアップ回路に接続し、前記処理装置を接続するホスト端末が前記第４の端子と前記第８の端子を接続しない場合に、前記第２の電位差と前記第３の電位差が共に前記第２の定数値に達したと判断させることを特徴とする処理装置。
4. 請求項１に記載の処理装置において、
   前記第２の検出回路は、動作させる制御回路が決定した場合に、ハードウエアリセットが行われるまで、それ以降の判断を行わないことを特徴とする処理装置。
5. 請求項１に記載の処理装置において、
   前記第２の検出回路は、前記第４の端子または前記第８の端子のどちらか一方の電位差だけで判断することを特徴とする処理装置。
6. 請求項１に記載の処理装置において、
   前記第３の検出回路は、初期状態で前記第３の端子からのクロック信号の入力が有効になっていることを特徴とする処理装置。
7. 請求項１に記載の処理装置において、
   前記第３の検出回路は、回路の起動のタイミングが前記第２の検出回路よりも遅いことを特徴とする処理装置。
8. 請求項１に記載の処理装置において、
   前記第３の検出回路は、前記第３の端子にクロック信号が入った場合は前記第３の端子からのクロック信号をＣＰＵに入力し、前記第６の端子にクロック信号が入った場合は内部生成したクロック信号をＣＰＵに入力することを特徴とする処理装置。
9. 請求項１に記載の処理装置において、
   前記第３の検出回路は、前記第３のデータ通信方式または前記第２のデータ通信方式の動作で初期化処理が完了しなかった場合に、再び前記第２の検出回路による選択を再実施させることを特徴とする処理装置。
10. 請求項１に記載の処理装置において、
    前記第３の検出回路は、前記第６の端子へのクロック信号の入力により前記第２のデータ通信方式の動作において初期化処理が完了しないうちにクロック信号が停止した場合に、再び前記第２の検出回路による選択を再実施させることを特徴とする処理装置。
11. ＩＣカード機能を有する処理装置であって、
    電源電圧を供給する第１の端子と、リセット信号を入力するための第２の端子と、前記処理装置が有する第１のデータ通信方式を利用するためクロック信号を入力するための第３の端子と、前記処理装置が有するその他のデータ通信方式でデータ入出力を行うための第４の端子と、信号接地のための第５の端子と、前記処理装置が有する前記その他のデータ通信方式でのデータ入出力を行う際に利用するクロック信号を入力する第６の端子と、前記処理装置が有する前記第１のデータ通信方式でデータ入出力を行うための第７の端子と、前記処理装置が有する前記その他のデータ通信方式でデータ入出力を行うための第８の端子とを有し、
    前記その他のデータ通信方式として、接続されたホスト端末との接続バスにおいて、初期状態の電位差が異なる２つのデータ通信方式を利用可能とする際に、
    前記第１の端子と前記第５の端子間の第１の電位差を検出し、前記第１の電位差が第１の定数値に達した場合に前記処理装置内の各回路に電力を供給する第１の検出回路と、
    前記第４の端子と前記第５の端子間の第２の電位差及び、前記第８の端子と前記第５の端子間の第３の電位差を検出し、前記第２の電位差と前記第３の電位差が共に第２の定数値に達した場合に第２のデータ通信方式を動作させ、前記第２の電位差と前記第３の電位差が共に第２の定数値に達しない場合に第３のデータ通信方式を動作させる第２の検出回路と、
    前記第３の端子と前記第６の端子のどちらにクロック信号が入ったかを検出し、前記第３の端子にクロック信号が入った場合は前記第１のデータ通信方式を動作させ、前記第６の端子にクロック信号が入った場合は前記第２または第３のデータ通信方式を動作させる第３の検出回路とを有するものであり、
    さらに第４のデータ通信方式を利用する非接触通信回路を有し、
    前記非接触通信回路を、前記非接触通信回路から得た電力により動作させ、その他の動作に必要な回路を前記第１の端子と前記第５の端子から得た電力により動作させることを特徴とする処理装置。
12. 請求項１１に記載の処理装置において、
    前記処理装置は、前記第１のデータ通信方式が利用されている場合に、処理を行わないことを特徴とする処理装置。
13. ＩＣカード機能を有する処理装置であって、
    電源電圧を供給する第１の端子と、リセット信号を入力するための第２の端子と、前記処理装置が有する第１のデータ通信方式を利用するためクロック信号を入力するための第３の端子と、前記処理装置が有するその他のデータ通信方式でデータ入出力を行うための第４の端子と、信号接地のための第５の端子と、前記処理装置が有する前記その他のデータ通信方式でのデータ入出力を行う際に利用するクロック信号を入力する第６の端子と、前記処理装置が有する前記第１のデータ通信方式でデータ入出力を行うための第７の端子と、前記処理装置が有する前記その他のデータ通信方式でデータ入出力を行うための第８の端子とを有し、
    前記その他のデータ通信方式として、接続されたホスト端末との接続バスにおいて、初期状態の電位差が異なる２つのデータ通信方式を利用可能とする際に、第２のデータ通信方式または第３のデータ通信方式を利用可能とするものであり、
    第４のデータ通信方式を利用する非接触通信回路を有し、
    前記非接触通信回路を、前記非接触通信回路から得た電力により動作させ、その他の動作に必要な回路を前記第１の端子と前記第５の端子から得た電力により動作させることを特徴とする処理装置。
14. 請求項１３に記載の処理装置において、
    前記処理装置は、前記第１のデータ通信方式が利用されている場合に、処理を行わないことを特徴とする処理装置。

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