JPH02139613A - 低電圧阻止制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マイクロプロセッサなどに関連して用いる低
電圧阻止制御装置に関する。さらに詳細には、マイクロ
プロセッサおよびその周辺回路へのアクセスを遂行し、
またマイクロプロセッサをリセットさせずにテストする
ことを可能とする低電圧阻止制御装置に関するものであ
る。

［従来の技術］ 従来技術においては、低電圧時の誤動作を防止する目的
でマイクロプロセッサシステム内に低電圧阻止回路を含
ませることが行なわれていた。そこでは、低電圧阻止回
路がマイクロプロセッサ電源に接続され、電源による供
給電圧が所定値以下に低下したときにマイクロプロセッ
サに直接にリセット信号を送っていた。

［発明が解決しようとする課題］ 上述した従来の構造にともなって生じる問題点は、たと
えばメモリにデータが書込まれる途中で電圧低下による
リセットにより中断され、誤ったデータがメモリに記憶
されてしまうことである。

また、マイクロプロセッサ回路およびシステムについて
低電圧テストを実行する必要がしばしばあり、また低電
圧においてもなお動作を継続することが望まれる場合が
あったが、従来技術の中にはそのような場合に対処でき
るものがなかった。

そこで、本発明の一目的は、正確なデータ書込みを完遂
させるため、マイクロプロセッサシステムにおける低電
圧阻止を制御する装置を提供することである。また他の
目的は、低電圧においてもなおマイクロプロセッサが、
動作を継続することのできるような、前記制御装置を提
供することである。ざらに本発明は、低電圧阻止回路を
有するマイクロプロセッサシステムへのリセット信号を
制御する方法を提供することを目的としている。

［課題を解決するための手段］ 上記目的を達成するために、本発明に従った電源（１２
）の供給を受けるマイクロプロセッサのシステムにおけ
る低電圧阻止制御装置は、電源出力が所定電圧以下にな
るときを検知し、それに応答して電力低下リセット信号
（ＰＯＤＲ＞を供給する、電源に結合された低電圧阻止
回路（１４）：ならびに 前記低電圧阻止回路の電力低下リセット信号を受信しか
つマイクロプロセッサからの所定の第１および第２の命
令信号を受信するように接続され、第１の所定の命令信
号に応答してマイクロプロセッサに電力低下リセット信
号を供給し、第２の所定の命令信号の受信に応答して電
力低下リセット信号のマイクロプロセッサへの供給を阻
止する制御回路（１５，１６，１８，２０）： を備えたことを特徴としている。

さらに上記目的を達成するために、本発明に従った電ｍ
および低電圧阻止回路を有するマイクロプロセッサシス
テムのリセットを制御する方法は、前記低電圧阻止回路
から電圧低下リセット信号を受信し、前記電源から電力
を、前記マイクロプロセッサから第１および第２の命令
信号を受信する段階； 所定の第１の命令信号の受信に応答して、マイクロプロ
セッサに電力低下信号を供給する段階；ならびに 所定の第２の命令信号の受信に応答して、前記電力低下
リセット信号の前記マイクロプロセッサへの到達を阻止
する段階； から成ることを特徴としている。

［作用］ 第２の命令信号が受信されたときには、たとえ電圧低下
時であってもマイクロプロセッサへ電力低下リセット信
号が供給されず、プロセッサの動作を継続さぜることが
できる。

［実施例］ 第１図は、低電圧阻止回路および本発明を具体化した制
御装置を含むマイクロプロセッサシステムのブロック図
である。マイクロプロセッサ１０は、特定の応用におい
て必要なメモリ、タイマなどを含む。電源１２は電力ス
イッチ１３を介してマイクロプロセッサ１０および低電
圧阻止回路（ＬＶＩ）１４に動作電圧ＶＤｏを供給する
。電圧ＶＤＤは制御装置の初期状態を設定する回路１５
にも供給される。回路１５の出力信号は、電源１２が最
初にオンしたとき初期状態を記憶する状態メモリ回路１
６に供給される。状態反転制御回路１８は、マイクロプ
ロセッサ１０からのＤＡＴＡ信号およびＷＲＩＴＥ信号
の所定の組合せの受信に応答して、回路１６へ制御信号
を供給するように接続される。回路１６の出力信号は、
ＡＮＤゲート２０を制御して、低電圧阻止回路１４から
マイクロプロセッサ１０への電力低下リセット信号の通
過を許可（イネイブル）または阻止（デイセイブル）状
態にする。

カウンタ２１（マイクロプロセッサ１０からのクロック
信号を受信する）のカウントを開始するのにリセット信
号を供給することは通常の手段である。所定時間経過後
、たとえば４０６４クロツクパルス後にカウンタ２１が
停止し、所定長のリセットパルスがＯＲゲート２２を介
してマイクロプロセッサ１０のＲＥＳＥＴ入力に供給さ
れる。

ＯＲゲート２２を介してマイクロプロセッサ１０をリセ
ットするための手動スイッチ２３を備えても良い。

第１図の回路１５，１６．１８および２０のより具体的
な回路例を第２図に示す。動作において、ＶＤＤは抵抗
３０を介して、メモリとして動作する対向するインバー
タ３３．３４の一端に接続された接続点３１に供給され
る。容量３２は抵抗３０に並列に接続され、電源１２の
出力が急に立上った場合に動作を速める。インバータ３
３．３４の他端は、第２の接合点３５に接続され、この
接合点３５は、負論理入力のＡＮＤゲート２０の一方の
入力端子２ＯＡに接続される。電源１２の出力電力が上
昇するとぎに接合点３１．３５の電位が決定される。最
初、接合点３１の電位は電源電圧および抵抗３０によっ
てプルアップされ高くなる。

一方、接合点３５の電位は低い。接合点３５からの低電
位はＡＮＤゲート２０の入力端子２０Ａに供給され、ゲ
ートを導通し、その第２の入力端子の信号を通過させる
。

電源１２によって供給される電圧ＶＤＤが第４図に示す
波形４Ａを有するとき、第２図の入力端子には第４図の
波形４Ｂのような電力低下リセット（ＰＯＤＲ＞信号が
供給される。ＰＯＤＲ信号がＨ（時点ｔ　ｏ　”　ｔ　
１およびｔ２〜ｔ３）のときには、ＡＮＤゲート２０の
入力端子２０Ｂへの信号の論理状態は第４図の４０のよ
うになり、状態Ｈが一対の二状態切換回路４０．４１の
リセット入力端子に供給される。ＰＯＤＲ信号がＨで切
換回路４０．４１を初期設定し、その出力をＬにし、そ
れによって一対の電界効果トランジスタ（ＦＥＴ）がオ
フされる。ＦＥＴ４４，４５がオフ状態のときは、イン
バータ３３．３４の接合点３１゜３５にあるどんな信号
（状態）も保持され、状態メモリ１６内に記憶される。

切換回路４０はマイクロプロセッサ１０からのデータ（
ＤＡＴＡ）信号を受信するよう接続されたＤ入力端子を
有している。切換回路４０のＱ出力端子はインバータ４
７を介して切換回路４１のＤ入力端子に接続されるので
、切換回路４０゜４１は常に反対モードにある（初期状
態を除いて）。切換回路４０．４１は各々、マイクロプ
ロセッサ１０から書込み（ＷＲＩＴＥ）信号を受けるよ
うに接続されたＬ入力端子を有しており、また、反転書
込み（ＷＲＩＴＥ）信号を受信するように接続されたし
　入力端子を有している。切換回路４０．４１の代表的
な回路例を第３図に示す。

マイクロプロセッサ１０からのＤＡＴＡ信号およびＷＲ
ＩＴＥ信号は、スイッチ４０，４１、ＦＥＴ４４，４５
、およびこれらの要素を介して接合点３１．３５の状態
を制御する。接合点３１゜３５の制御状態はマイクロプ
ロセッサ１０が動作（１１〜ｔ２）している間に決定す
ることができる。第４図のグラフ４Ｄは制御回路に書込
みを行わない場合、４ＥはデータＬを書込んだ場合、な
らびに４Ｆは制御回路にＨを書込んだ場合のＡＮＤゲー
ト２０の出力端子の状態を示す。インバータを使用する
ことによって、ＤＡＴＡ信号およびＷＲＩＴＥ信号の種
々の所定の組合せが種々の結果をもたらしうる。本実施
例においては、所定の組合せの信号が次の表に示す結果
をもたらす。

連続した状況を上記衣（Ｎｏ、　１〜Ｎｏ、　３）およ
び第４図に示す。Ｎｏ、　　１　（４Ｄ）において、Ｖ
ＤＤが最初（１，−１，）にオンされ、第２図に示す制
御回路が初期設定され、接合点３１がＨ１接合点３５が
Ｌとなる。このときトランジスタ４４゜４５はともにオ
フである。ＶＤＤの大きな低下によって、ＬＶＩからの
リセット信号がマイクロプロセッサ１０に印加される。

Ｎｏ、２（４Ｅ）においては、ＶＤＤがオンされ、制御
回路が初期設定された後、データ信号がＬの状態のとき
に制御回路に高論理ＷＲＩＴＥ信号によって書込まれる
と、回路は上述のように動作する。したがってこの場合
にも、ＶＤＤの低下（低電圧）によってリセット信号が
マイクロプロセッサ１０に印加されることになる。しか
し、ＮＯ，３（４Ｆ）においては、ＤＡＴＡ信号が高論
理であるので、トランジスタ４４がオン、トランジスタ
４５がオフとなり、接合点３５がＨになって、ＡＮＤゲ
ート２０は閉じられ、ＶＤＤが低下してもリセット信号
はマイクロプロセッサ１０に供給されない。こうして、
マイクロプロセッサ１０についての種々の低電圧テスト
を実行できる。また、他の応用例として、低電圧時にも
データ書込みを完遂させることができる。次にＬＶＩを
再度有効とするためには、電源を完全にオフするか、あ
るいはＤ＝Ｌとしてトランジスタ４４をオフ、トランジ
スタ４５をオンにすることにより、接合点３５をト１に
することができる。

Ｅ発明の効果］ 本発明に従った制御回路によれば、マイクロプロセッサ
からの所定の信号に応答してマイクロプロセッサシステ
ムへのＰＯＤＲリセット信号の印加を制御することがで
きる。したがって、適当に選択した信号を制御回路に印
加することによって、マイクロプロセッサシステム上で
低電圧テストを実施できる。また、低電圧時においても
マイクロプロセッサがＰＯＤＲリセット信号によってリ
セットされないため、データ書込みの完了が可能となる
。ざらに、マイクロプロセッサからの適当なＷＲＩＴＥ
信号およびデータ信号を選択することだけで、伯の種々
の機能を実施できるという効采もある。本発明の制御回
路は便宜的に個別の部品として説明したけれども、マイ
クロプロセッサの一部として集積化することももちろん
可能である。

【図面の簡単な説明】

第１図は、本発明の一実施例である低電圧阻止制御装置
を含むマイクロプロセッサシステムのブロック図である
。 第２図は、第１図のシステムにおいて用いる具体的な回
路例である。 第３図は、第２図の４０．４’ｌとして用いる代表的な
切換回路例である。 第４図は、第２図の回路の動作のグラフ表示である。 ２０・・・ＡＮＤゲート、 ４０．４１・・・二状態切換回路。 特許出願人　日本モトローラ株式会社

Claims (1)

1. 【特許請求の範囲】 １、電源の供給を受けるマイクロプロセッサのシステム
   における低電圧阻止制御装置であつて：電源出力が所定
   電圧以下になるときを検知し、それに応答して電力低下
   リセット信号を供給する、電源に結合された低電圧阻止
   回路；ならびに前記低電圧阻止回路の電力低下リセット
   信号を受信しかつマイクロプロセッサからの所定の第１
   および第２の命令信号を受信するように接続され、第１
   の所定の命令信号に応答してマイクロプロセッサに電力
   低下リセット信号を供給し、第２の所定の命令信号の受
   信に応答して電力低下リセット信号のマイクロプロセツ
   サへの供給を阻止する制御回路； を備えた低電圧阻止制御装置。 ２、前記第１および第２の命令信号がそれぞれ書込み信
   号およびデータ信号である； 特許請求の範囲第１項に記載の低電圧阻止制御装置。 ３、前記制御回路が、電力低下リセット信号を受信する
   よう接続された第１の入力端子と、制御信号が印加され
   るように接続された第２の入力端子と、第２の入力端子
   に制御信号が印加されたときにマイクロプロセッサシス
   テムに電力低下リセット信号を供給するよう接続された
   出力端子とを有するゲートを含む； 特許請求の範囲第１項に記載の装置。 ４、前記制御回路がさらに、第１および第２の状態を有
   する第１の回路、前記電源および前記第１の回路に接続
   され電源がオンしたとき前記第１の回路の初期状態を決
   定する第２の回路、ならびに前記第１の回路に接続され
   前記電力低下リセット信号および前記第１、第２の命令
   信号を受信するように接続され、これらの受信信号に従
   つて前記第１の回路の状態を設定する第３の回路を含む
   ；特許請求の範囲第３項に記載の装置。 ５、電源および低電圧阻止回路を有するマイクロプロセ
   ッサのシステムにおいて、そのマイクロプロセッサのリ
   セットを制御する方法であって：前記低電圧阻止回路か
   ら電圧低下リセット信号を受信し、前記電源から電力を
   、前記マイクロプロセッサから第１および第２の命令信
   号を受信する段階； 所定の第１の命令信号の受信に応答して、マイクロプロ
   セッサに電力低下信号を供給する段階；ならびに 所定の第２の命令信号の受信に応答して、前記電力低下
   リセット信号の前記マイクロプロセッサへの到達を阻止
   する段階； から成る制御方法。