JPS61107048U - - Google Patents

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JPS61107048U
JPS61107048U JP19258684U JP19258684U JPS61107048U JP S61107048 U JPS61107048 U JP S61107048U JP 19258684 U JP19258684 U JP 19258684U JP 19258684 U JP19258684 U JP 19258684U JP S61107048 U JPS61107048 U JP S61107048U
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ram
cpu
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reset
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JP19258684U
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Description

【図面の簡単な説明】
第１図は本考案の１実施例としての要部構成を
示すブロツク図、第２図は第１図の要部の動作を
説明するためのフローチヤート、第３図は同じく
波形図、第４図は従来装置の構成例を示すブロツ
ク図、第５図ａは第４図の動作を説明するための
フローチヤート同図ｂ〜ｄは同図ａの手順に対応
するＲＡＭ内のデータの例を示す図である。 １…ＣＰＵ、２…バツクアツプメモリ（ＲＡＭ
）、３…プログラムメモリ（ＲＯＭ）、４…バツ
テリ、５…リセツト回路、５ａ…１次リセツト信
号、６…入出力部、Ｐ…出力ポート、６ａ…ＲＡ
Ｍ書込み中信号、８…ＯＲゲート、８ａ…２次リ
セツト信号、…リセツト端子、Ｈ…保
持時間。

Claims (1)

  1. 【実用新案登録請求の範囲】 ＣＰＵと、該ＣＰＵに属し記憶を不揮発化され
    たＲＡＭと、入力電圧の消失後少くとも前記のＲ
    ＡＭの書込処理を終了できる所定の時間、前記Ｃ
    ＰＵ，ＲＡＭ等が動作できる所定の電圧を維持す
    る直流電源と、前記入力電圧の低下を検出する電
    源電圧低下信号に基づいて、前記ＣＰＵにリセツ
    ト信号を印加するリセツト手段とを備えたマイク
    ロコンピユータシステムにおいて、 前記ＲＡＭへのデータの書込処理の直前、直後
    にオン、オフされ前記ＣＰＵが前記の書込処理中
    であることを示すＲＡＭ書込中信号を出力する手
    段と、前記リセツト手段からのリセツト信号の出
    力の際、前記ＲＡＭ書込中信号が出力されている
    ときは、替リセツト信号の前記ＣＰＵへの印加を
    阻止し、前記ＲＡＭ書込中信号の消滅を待つて、
    前記ＣＰＵに前記リセツト信号を印加する手段と
    を備えることを特徴とするメモリの書込みミス防
    止装置。
JP19258684U 1984-12-19 1984-12-19 Pending JPS61107048U (ja)

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JP19258684U JPS61107048U (ja) 1984-12-19 1984-12-19

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JP19258684U JPS61107048U (ja) 1984-12-19 1984-12-19

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JPS61107048U true JPS61107048U (ja) 1986-07-07

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ID=30749996

Family Applications (1)

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JP19258684U Pending JPS61107048U (ja) 1984-12-19 1984-12-19

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JP (1) JPS61107048U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02139613A (ja) * 1988-11-21 1990-05-29 Nippon Motoroola Kk 低電圧阻止制御装置

Cited By (1)

* Cited by examiner, † Cited by third party
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JPH02139613A (ja) * 1988-11-21 1990-05-29 Nippon Motoroola Kk 低電圧阻止制御装置

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