JPS6082301U - プロセス出力装置 - Google Patents

プロセス出力装置

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Publication number
JPS6082301U
JPS6082301U JP17383283U JP17383283U JPS6082301U JP S6082301 U JPS6082301 U JP S6082301U JP 17383283 U JP17383283 U JP 17383283U JP 17383283 U JP17383283 U JP 17383283U JP S6082301 U JPS6082301 U JP S6082301U
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JP
Japan
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circuit
output device
power supply
process output
cpu
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Pending
Application number
JP17383283U
Other languages
English (en)
Inventor
澤田　文夫
Original Assignee
株式会社明電舎
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Publication date
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Priority to JP17383283U priority Critical patent/JPS6082301U/ja
Publication of JPS6082301U publication Critical patent/JPS6082301U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図はこの考案の一実施例によるプロセス制御装置の
システム構成図、第２図はその要部の動作を示す波形図
である。 １０・・・ＣＰＵ、　１１・・・リセット回路、１２・
・・異常検知回路、２０・・・出力モジュール、２１・
・・メモリ回路、２２・・・バッファ回路、３０・・・
システムバス、３１，３２・・・制御線、４０・・・電
源監視回路、５０・・・制御対象。

Claims (1)

    【実用新案登録請求の範囲】
  1. ＣＰＵから与えられる制御データを保持するためのメモ
    リ回路と、このメモリ回路の出力を制御対象に伝えるた
    めのバッファ回路とを備えるプロセス出力装置において
    、電源投入または回復による上記ＣＰＵの起動時に所定
    パルス幅のシステムセット信号を出力するリセット回路
    と、電源電圧と所定の基準電圧とを常時比較監視する電
    源監視回路とを設け、上記メモリ回路を上記メモリ回路
    を上記システムリセット信号でクリアするように回路構
    成し、また上記バッファ回路を、上記電源監視回路にて
    電源断が検出された時点で禁止するとともに上記システ
    ムリセット信号の出力終了後に禁止解除するように回路
    構成したことを特徴とするプロセス出力装置。
JP17383283U 1983-11-10 1983-11-10 プロセス出力装置 Pending JPS6082301U (ja)

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JP17383283U JPS6082301U (ja) 1983-11-10 1983-11-10 プロセス出力装置

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JP17383283U JPS6082301U (ja) 1983-11-10 1983-11-10 プロセス出力装置

Publications (1)

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JPS6082301U true JPS6082301U (ja) 1985-06-07

Family

ID=30378586

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JP17383283U Pending JPS6082301U (ja) 1983-11-10 1983-11-10 プロセス出力装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993004415A1 (en) * 1991-08-27 1993-03-04 Fanuc Ltd Method for dealing with instantaneous voltage drop of power supply in cnc equipment, and apparatus therefor

Cited By (1)

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Publication number Priority date Publication date Assignee Title
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