JPS58164024U - リセツト回路 - Google Patents

リセツト回路

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Publication number
JPS58164024U
JPS58164024U JP6292282U JP6292282U JPS58164024U JP S58164024 U JPS58164024 U JP S58164024U JP 6292282 U JP6292282 U JP 6292282U JP 6292282 U JP6292282 U JP 6292282U JP S58164024 U JPS58164024 U JP S58164024U
Authority
JP
Japan
Prior art keywords
control signal
reset circuit
processing unit
central processing
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6292282U
Other languages
English (en)
Inventor
代島　正夫
茂一 川合
Original Assignee
三洋電機株式会社
東京三洋電機株式会社
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Filing date
Publication date
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Priority to JP6292282U priority Critical patent/JPS58164024U/ja
Publication of JPS58164024U publication Critical patent/JPS58164024U/ja
Pending legal-status Critical Current

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  • Retry When Errors Occur (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案によるリセット回路の実施例を示す回路
図、第２図は本実施例の各部の波形を示す波形図、第３
図は停電検知回路の具体回路例、第４図は具体回路の各
部の波形を示す波形図である。 主な図番の説明、１・・・ｃｐｕ、２．３・・・単安定
マルチバイブレータ、４，７・・・抵Ｌ　５，８・・・
コンデンサ、６・・・ＡＮＤゲート、９・・・充放電回
路、１３・・・停電検知回路。 第３図 第４図

Claims (1)

    【実用新案登録請求の範囲】
  1. 一定周期の制御信号を各マシンサイクル毎に出力する中
    央処理装置を用いてシステムを制御する機器において、
    前記制御信号が出力される端子に接続され、前記制御信
    号力面力されなかったときのみ所定の期間検出信号を発
    生する検出回路を設け、該検出信号を前記中央処理装置
    のリセット端子に入力するようにしたことを特徴とする
    リセット回路。
JP6292282U 1982-04-28 1982-04-28 リセツト回路 Pending JPS58164024U (ja)

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JP6292282U JPS58164024U (ja) 1982-04-28 1982-04-28 リセツト回路

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JP6292282U JPS58164024U (ja) 1982-04-28 1982-04-28 リセツト回路

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JPS58164024U true JPS58164024U (ja) 1983-11-01

Family

ID=30073049

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JP6292282U Pending JPS58164024U (ja) 1982-04-28 1982-04-28 リセツト回路

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