JPS60187935U - 記憶装置の制御回路 - Google Patents

記憶装置の制御回路

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JPS60187935U
JPS60187935U JP7409184U JP7409184U JPS60187935U JP S60187935 U JPS60187935 U JP S60187935U JP 7409184 U JP7409184 U JP 7409184U JP 7409184 U JP7409184 U JP 7409184U JP S60187935 U JPS60187935 U JP S60187935U
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JP
Japan
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signal
input
terminal
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Pending
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JP7409184U
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正則 西尾
Original Assignee
富士電機株式会社
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は本考案による記憶装置の制御回路の一実施例の
構成図、第2図は従来の記憶装置の制御回路の構成図で
ある。 1・・・・・・RAM、2・・・・・・バックアップ電
源装置、4・・・・・・記憶装置、5,12・・・・・
・デコーダ、6・・・・・・入力回路、10・・・・・
・停電検出回路、11,13・・・ −・・・制御回路
、CF、−・・・・・第1選択端子、■・・・・・・第
   。 2選択端子、RD −−−−−−読み取り信号、WR・
・・・・・書き込み信号、A、 B、 C・・・・・・
いずれもアドレス信号入力端子、D・・・・・・出力制
御端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第1および第2選択端子を有し、かつ前記両端子に共に
    動作信号が入力されると動作可動状態となり、かつ前記
    第2選択端子に動作禁止信号が入力されると消費電力の
    小さい状態となる複数個のRAMを備え、停電時(こは
    バックアップ電源装置から前記RAMの各々に給電され
    るようにした記・ 2  ′憶装置を、制御する回路を
    、停電状態を検出して停電検出信号を出力する停電検出
    回路と;アドレス信号が入力されるアドレス信号入力端
    子と前記停電検出信号が入力される出力制御端子とを有
    し、前記アドレス信号に応じて対応する前記RAMの前
    記第2選択端子に前記動作信号を出力し、前記停電検出
    信号が入力された際に前記RAMの各各の前記第2選択
    端子に前記動作禁止信号を出力するデコーダと;読み取
    り信号および書き込み信号の双方が共に入力されない時
    に前記RAMの各各の前記第1選択端子に前記−動作禁
    止信号を出力する入力回路と;で構成したことを特徴と
    する記憶装置の制御回路。        ′
JP7409184U 1984-05-21 1984-05-21 記憶装置の制御回路 Pending JPS60187935U (ja)

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