JPS60187935U - 記憶装置の制御回路 - Google Patents
記憶装置の制御回路Info
- Publication number
- JPS60187935U JPS60187935U JP7409184U JP7409184U JPS60187935U JP S60187935 U JPS60187935 U JP S60187935U JP 7409184 U JP7409184 U JP 7409184U JP 7409184 U JP7409184 U JP 7409184U JP S60187935 U JPS60187935 U JP S60187935U
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- terminal
- outputs
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図は本考案による記憶装置の制御回路の一実施例の
構成図、第2図は従来の記憶装置の制御回路の構成図で
ある。 1・・・・・・RAM、2・・・・・・バックアップ電
源装置、4・・・・・・記憶装置、5,12・・・・・
・デコーダ、6・・・・・・入力回路、10・・・・・
・停電検出回路、11,13・・・ −・・・制御回路
、CF、−・・・・・第1選択端子、■・・・・・・第
。 2選択端子、RD −−−−−−読み取り信号、WR・
・・・・・書き込み信号、A、 B、 C・・・・・・
いずれもアドレス信号入力端子、D・・・・・・出力制
御端子。
構成図、第2図は従来の記憶装置の制御回路の構成図で
ある。 1・・・・・・RAM、2・・・・・・バックアップ電
源装置、4・・・・・・記憶装置、5,12・・・・・
・デコーダ、6・・・・・・入力回路、10・・・・・
・停電検出回路、11,13・・・ −・・・制御回路
、CF、−・・・・・第1選択端子、■・・・・・・第
。 2選択端子、RD −−−−−−読み取り信号、WR・
・・・・・書き込み信号、A、 B、 C・・・・・・
いずれもアドレス信号入力端子、D・・・・・・出力制
御端子。
Claims (1)
- 第1および第2選択端子を有し、かつ前記両端子に共に
動作信号が入力されると動作可動状態となり、かつ前記
第2選択端子に動作禁止信号が入力されると消費電力の
小さい状態となる複数個のRAMを備え、停電時(こは
バックアップ電源装置から前記RAMの各々に給電され
るようにした記・ 2 ′憶装置を、制御する回路を
、停電状態を検出して停電検出信号を出力する停電検出
回路と;アドレス信号が入力されるアドレス信号入力端
子と前記停電検出信号が入力される出力制御端子とを有
し、前記アドレス信号に応じて対応する前記RAMの前
記第2選択端子に前記動作信号を出力し、前記停電検出
信号が入力された際に前記RAMの各各の前記第2選択
端子に前記動作禁止信号を出力するデコーダと;読み取
り信号および書き込み信号の双方が共に入力されない時
に前記RAMの各各の前記第1選択端子に前記−動作禁
止信号を出力する入力回路と;で構成したことを特徴と
する記憶装置の制御回路。 ′
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7409184U JPS60187935U (ja) | 1984-05-21 | 1984-05-21 | 記憶装置の制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7409184U JPS60187935U (ja) | 1984-05-21 | 1984-05-21 | 記憶装置の制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60187935U true JPS60187935U (ja) | 1985-12-12 |
Family
ID=30614063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7409184U Pending JPS60187935U (ja) | 1984-05-21 | 1984-05-21 | 記憶装置の制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60187935U (ja) |
-
1984
- 1984-05-21 JP JP7409184U patent/JPS60187935U/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS59192740U (ja) | コンピユ−タ装置 | |
JPS60187935U (ja) | 記憶装置の制御回路 | |
JPS60144149U (ja) | 停電情報蓄積読出し装置 | |
JPS61107048U (ja) | ||
JPS58190900U (ja) | バブルメモリカセツト装置 | |
JPS5915153U (ja) | 車両用デ−タ収録装置 | |
JPS5995498U (ja) | 記憶装置 | |
JPS58159700U (ja) | 記憶デ−タ保護回路 | |
JPS60123045U (ja) | リ−ド/ライトプロテクシヨン装置 | |
JPS6047059U (ja) | パソコン接続型電子デイスク装置 | |
JPS5858641U (ja) | 制御装置 | |
JPS5837267U (ja) | 映像合成装置 | |
JPS6071962U (ja) | 動作モ−ド設定装置 | |
JPS5872800U (ja) | 設定デ−タのメモリ保護装置 | |
JPS58101252U (ja) | パリテイチエツカ誤動作防止回路 | |
JPS59192755U (ja) | エラステイツク・ストア回路 | |
JPS5872050U (ja) | レシ−ト印字装置 | |
JPS59149294U (ja) | タイムコ−ド記録装置 | |
JPS60103234U (ja) | 電子式キヤツシユレジスタの電源回路 | |
JPS58171556U (ja) | パネル制御装置 | |
JPS6065845U (ja) | 読出専用記憶装置 | |
JPH0238641U (ja) | ||
JPS6020610U (ja) | プログラマブルコントロ−ラ | |
JPS59113841U (ja) | 主記憶構成制御装置 | |
JPS5920334U (ja) | マイクロコンピユ−タ |