JPS61168062A - メモリ保護装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、開示の概要 Ｃ０従来技術 り０発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ、実施例 Ｇ。発明の効果 Ａ、産業上の利用分野 この発明は、プラグイン・カートリッジ内に＾装置され
たメモリのデータを保護するための回路に関するもので
ある。プラグイン・カートリッジにおいては、そのよう
なメモリは、メモリに記憶されたデータを変更すべく電
圧を加えられる制御ラインをもっている。典型的には、
そのようなメモリは、接続された回路素子を支持する回
路ボート上に取り付けられた半導体回路チップ上に存在
している。一方、回路ボードは保護ハウジングまたはカ
ートリッジにより囲まれている。回路ボード上の接点は
、主マシンに挿入されたとき主マシンの接点と適合する
。このハウジングは、カートリッジがプラグインされて
いないときに最小限のメモリ動作を保持する程度に有効
なバッテリを有している。

Ｂ、開示の概要 本発明による開示内容を図面との対応で述べると、カー
トリッジ１は、メモリ４０ａ〜４０ｈとバンクアップ用
のバッテリ１３とを備えている。

カートリッジ１の端子５ａ〜５１は、ホスト・マシン３
の端子７ａ〜７１に挿入される。そして、書き込み制御
の非活動化は、カートリッジ１が取り外されるとき、バ
イポーラ・トランジスタ５２のベース及びエミッタが非
活動化されることにより達成される。次にトランジスタ
５２のコレクタに接続した抵抗５６を介してバッテリ電
圧が読み取り／書き込み制御ライン６４にあられれる。

これにより制御ライン６４は読み取り状態に移行し、メ
モＩＪ　４０　ａ〜４０ｈ中のデータが遷移しないよう
に保護される。このデータの遷移は、従来特にホスト・
マシンの通電状態でプラグインを行ったり、静電的なチ
ャージにより生じうるものである。

Ｃ０従来技術 従来、挿入されていないときに有効となるバッテリをも
つプラグイン・メモリは周知であって、例えばＩＢＭテ
クニカル・ディスクロジャ・プレティア　（Ｔｅｃｈｎ
ｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ　
）Ｖｏｌ、１５、Ｎｏ、ｌｌ、１９７３年４月、Ｉ）ｐ
、３４０８−３０４９のアトキンソｙ　（Ａｔｋ　１ｎ
ｓｏｎ　）他による６差し込み可能な記憶モジュール（
ＰｌｕｇｇａｂｌｅＳｔｏｒａｇｅ　Ｍｏｄｕｌｅｓ　
）”という文献や、同じくＩＢＭテクニカル・ディスク
ロジャφブレティンＶｏ１．１４、Ｎｏ、９．１９７２
年２月、ｐｐ、２７１２−２７１３のアンダーツｙ　（
Ａｎｄｅｒｓｏｎ　）らによる６揮発メモリ・データ保
持（ＶｏｌａｔｉｌｅＭｅｍｏｒｙ　Ｄａｔａ　Ｒｅｔ
ｅｎｔｉｏｎ　）”　という文献や、米国特許第４２２
９８０４号や、英国特許第１５５０１３号などに述べら
れている。

しかし、これらの従来技術は、メモリの内容を保護する
ためにメモリの端子上で動作する回路を含んでいない。

例えば上記英国特許第１５５４０１３号には、プラグイ
ン・メモリのすべての端子に対して静電気が発生するの
を防止するために低インピーダンスの経路を設けること
が開示されているが、これは決して、メモリに対してデ
ータを保護し得る制御信号を与えるものではない。

米国特許第４４８５４５６号は、入力端子をもつ固定デ
ータ処理システムの一部であるメモリ中で情報を保持す
るためのものであり、保持電圧はメモリと、メモリに書
き込み禁止信号を与えるラッチまたは論理回路に供給さ
れる。そして、システムの入力端子のうちの１つに加え
られる信号がラッチまたは論理回路に加えられる１つの
制御信号である。

米国特許第４４４５１９８号はプラグイン・メモリに関
するものではないし、保持バッテリをもつシステムに関
するものでもない。この特許は、電力の消失期間に生じ
る低電圧レベルにおいて、マイクロプロセッサがメモリ
に不正確なデータを書き込んでしまうという特殊な問題
に関するものである。これに対応するために、通常は必
ず正常な電圧レベルにある、書き込みを許容するために
必要なメモリへの電圧入力が、電力が消失したときに反
対極性の電圧によって置きかえられる。

Ｄ０発明が解決しようとする問題点 この発明の目的は、揮発性のメモリをもつカートリッジ
において、カートリッジがホスト・マシンに挿入されて
いない期間にメモリの記憶内容を保護するだめの回路を
提供することにある。

Ｅ０問題点を解決するための手段 現在ホスト・マシンにより通電を受けている端子にカー
トリッジ・メモリを着脱するときに、遷移電流などによ
ってカートリッジのＲＡＭのデータの損失が生じる、と
いうことは重要な関心事である。また、カートリッジを
通常に扱うときに、カートリッジに発生しまたは印加さ
れた静電的なチャージによシ、カートリッジのＲＡＭの
データが損われる、ということもあシ得る。

この発明によれば、メモリの書き込みライン制御を冗長
且つ積極的に非活動化することにより、メモリ内容の保
護が保証される。書き込みライン信号は、カートリッジ
中のバッテリによＩ）電圧を印加され、そのベースには
ホスト・マシンからの信号を伝達する端子を接続されて
なるバイポーラ・トランジスタを介してバッファされる
。この信号は、カートリッジの任意のＲＡＭが活動化さ
れまたは選択されたとき高レベルとなる。そのトランジ
スタのエミッタは、メモリへの書き込み動作の間は低レ
ベルになるホスト・マシンからの信号を伝達する端子に
接続される。

そして、カートリッジが挿入されていない間は、その双
方の信号が欠如し、これにより）ランジスタが非活動化
される。トランジスタの非活動化によシ、バッテリから
の高レベル信号がプル・アップ抵抗を介してメモリ書き
込みライ／に接続され、これによりメモリの書き込み動
作が積極的に非活動化されるとともに、メモリ内容の高
いレベルの保護が行なわれる。

Ｆ、実施例 図において、右側に位置する素子はカートリッジ内の素
子であり、カートリッジ１を形成するカバー内に収めら
れていると理解されたい。このカートリッジは一般的に
は、個人的に取り扱われホスト・マシン３に挿入するの
に適したものである。

尚、カートリッジ１については端子５ａ〜５１のみが図
示され、その他の端子はこの発明に直接関係がないので
図示を省略されている。ホスト・マシン３上の各端子７
ａ〜７１は端子５ａ〜５１に個別に接触するように適合
する。好適には、端子５ａ〜５１はカートリッジ中の電
子素子を支持する回路ボードの端面上の長方形のパター
ンであり、−万端子７ａ〜７１は、電気的接触をはかる
ために、対応する端子５ａ〜５１に対して押しつけられ
る弾性の接点である。そのような接点は完全に従来のも
のでよく、従って図示された構造は単に信号にすぎず、
何ら特定の構造をあられす意図はないことに注意された
い。

カートリッジ１の端子５ａは、バッテリ１３の電圧線と
ダイオード１１とに接続されている。図中でライン９に
ついては、その電圧は、文字Ｖとバッテリの共通記号と
によシ表示されている。このことは、カートリッジ１に
接点７ａを介して電力が供給されていないときけ、カー
トリッジＩのバッテリ１３によって電力が供給されると
いうことを強調するものである。接点７ａは、通常バッ
テリ１３の電圧よりわずかに大きい電圧ｖ１を与え、こ
れによりダイオード１１が逆バイアスされてライン９に
電力が供給される。一方、カートリッジ１が差し込まれ
ていないときけ、ダイオード１１が順方向にバイアスさ
れてライン９上の電圧がバッテリ１３により供給される
。

端子５ｂ及び７ｂは、アース基準レベルに接続されてい
る。バッテリ１３とダイオード１１の間の抵抗１５は電
流制限器であり、ダイオード１１が損傷した場合にバッ
テリ１３の放電を防止するための安全手段として使用さ
れる。すなわち、もし万が一カートリッジ１を差し込ん
だときにダイオード１１が短絡しているなら、ホスト・
マシ／３から供給された電力がバッテリ１３に被害を与
える虞れがあり、これを防止するために抵抗１５が挿入
されている。

キャパシタ１７は、キャパシタのバンクまたはそれと同
等のものであり、電圧Ｖ１がオフになった直後にバッテ
リ１３が回路を安定化させるまで回路動作を適正に保つ
べく継続的な電力を保証するために、十分なエネルギー
をたくわえるためのものである。

ホスト・マシン３Ｑ端子７ｃは電圧ｖ２を与える。ｖ２
はＶｌとは電気的に分離されているが、この回路では■
１とは大きさが等しい。ｖ２は。

端子５ｃ、ライン２１及び、キャパシタ２５と並列の抵
抗２３を介してアースに接続されている。

この抵抗とキャパシタとの結合回路は、論理的な回路の
直流電流動作には重要でない部分であるが、瞬間的な高
電流に対してはそれをアースへ逃がす分流器として働く
。

ホスト・マシ／３の端子７ｄ、７ｅ及び７ｆは、チップ
選択論理回路２７の８本のラインから１本を選択するた
めに２進論理信号を伝達する。このチップ選択動作は、
抵抗２８を介してライン２９に、抵抗３１を介してライ
ン３３に、抵抗３５を介してライン３７にそれぞれ接続
され、電圧■２を印加されたライン２１によって有効化
される。

Ｒ，Ａ　Ｍチップの選択を決定するためには、端子７ｄ
、７ｅ及び７ｆのめいめいがホストφマシン３によって
ｖ２またはアース電位のどちらかを印加する。例えば、
ある選択状態では、端子７ｄがＶ２に、端子７・ｅがア
ースに、端子７ｆがｖ２に、それぞれ設定される。する
とプルアップ抵抗２８及び３５０両端には電位差を生じ
ないので、ライン２９及び３７は電位Ｖ２にある。一方
、端子７ｅに加えられたアース電位により、ライン３３
上がアース電位になり、抵抗３１にはｖ２の降下が生じ
る。

チップ選択回路は、３つの入力を受は取って、８つの出
力ライン３９ａ〜３９ｈのうちの１つに低レベル信号を
出力する標準的な素子（特に、７４ＨＣ１３８３−８デ
コーダ）である。各出力ラインは、低レベルであるとき
１つのメモリ素子またはチップ４０ａ〜４０ｈ（図では
便宜上４０ａと４０ｄのみが示されている）を選択する
。

チップ選択回路２７は、２つの制御入力端子をもってい
る。この制御入力端子は本発明にとって特に重要である
ので、図示されている。２本の制御入力端子のうち１本
は非活動化入力であり、端子５ｆからライン４２上で信
号を受は取る。回路２７はライン４２上の高レベル入力
信号により非活動化され、それゆえ、逆の応答をあられ
すマイナスの記号が回路２７に関して図示されている。

ライン４２は、抵抗４４を介して電圧供給ライン９に接
続されている。カートリッジ１が差し込まれていないと
きは、抵抗４４には電流が流れることができず、それゆ
え低減されないバッテリの電圧がライン４２から回路２
７への人力である。これは回路２７を非活動化する高レ
ベル電圧であり、回路２７の非活動化によりライン３９
ａ〜３９ｈの低レベル信号が禁止される。

一方、カートリッジ１がホスト−マシン３に挿入された
ときは、挿入動作の直後のみホスト・マシン３が端子７
を上に高レベル電圧を加える。その間、すべての端子が
接絣されていなくともよい。

（この信号は、例えば端子５ａ〜５１に類似する端子の
感知に応答して、ホスト・マシン３のデータ処理機能に
より発生することができる。）カートリッジ１を挿入し
た後は、ホスト・マシン３は端子７Ｐに継続的にアース
電圧を印加し、これＫよりライン４２にはアース電圧が
加えられて、ライン４２をアース・レベルに維持するべ
く抵抗４４を流れる電流が生じる。

ライン４６上のチップ選択回路２７への入力もまた回路
２７に対する選択または制御入力である。

ライン４６においては、高レベル入力によシ回路２７が
活動化されるので、回路２７に対するライン４６の記号
はプラスである。ライン４６け回路２７を端子５ｈに接
続する。そして、カートリッジ１のメモリチップ４０ａ
〜４０ｈのうち１つが選択されたときに、ホスト・マシ
ン３からの対応する端子７ｈが高レベルになる。

ライン４６は、通常の逆バイアスされたダイオード５０
と並列に接続された抵抗４８を介してバイポーラ・スイ
ッチング・トランジスタ５２（特に、２Ｎ２２２２Ａス
イツチング・トランジスタ）のベースに接続されている
。比較的大きい抵抗値をもつ第２の抵抗５４が、トラン
ジスタ５２のベースとアースの間に接続されている。抵
抗５４は理論的な定常動作に影響を与えない程度の大き
さの抵抗値をもつが、トランジスタ５２のターンオフを
高速化し、カートリッジ１が差し込まれていないときに
ライン４６をアース電位の近くの電位に保つことを助け
る働きがある。ダイオード５０は、ライン４６上の電圧
レベルが降下したときトランジスタ５２０ベース領域か
らチャージを直ちに除去する働きがある。

トランジスタ５２のコレクタは抵抗５６を介してライン
９上のバッテリ電圧に接続されている。

トランジスタ５２のエミッタは、ライン５８を介して端
子５１に接続されている。端子５１はホスト・マシン３
の端子７１に係合する。端子７１は通常は抵抗６０を介
して電圧Ｖ２を加えられ、抵抗６０は端子７１をライン
６２に接続する。ホスト・マシン３は、動作がメモリ４
０ａ〜４０ｈへの書き込み動作である場合を除きライン
６２を開放状態とする。メモリへの書き込み動作におい
ては、う１イ：：、ｃｅ＋２゛から：端子５層及びライ
ン５８を介してトランジスタ５２のエミッタにアース電
圧が加えられる。それと同時に、ライン４６には高レベ
ル電圧が加えられる。

トランジスタ５２のコレクタから接続されたライン６４
はメモリチップ４０ａ〜４０ｈｔでの各々の書き込み制
御入力として接続されている。各メモリ素子またはチッ
プ４０ａ〜４０ｈは数十個のメモリ・セルをもち、個々
のセルは典型的には電圧を保持するために交差結合した
ラッチである。

また、各メモリ・チップはすべてのメモリ・セルへのア
クセス及び制御をはかるための回路をも備えている。特
にこの実施例では、メモリ・チップ４０ａ〜４０１１は
東芝のＴＣ５５１７ＣＭＯ８スタチックＲＡ　Ｍである
。しかし、この発明に関しては、チップ４０ａ〜４０ｈ
は高速読み取り制御入力をもつ任意のものでよい。その
ような制御は典型的には、読み取り信号が高レベルのと
きに入力データ・ラインをメモリから分離するために単
一の出力信号を発生する論理回路への入力である。

読み取り信号が低レベルであり、チップ選択信号とその
論理回路への別の入力が一致したときに、その出力信号
がデータ・ラインからメモリへの有効な伝達を開放する
。この双対動作は、一般に枦み取シ／書き込みライン、
という用語で呼ばれる制御入力をもたらす。

そのような読み取り／書き込みラインをもつメモリの設
計は一般的であシ、きわめて広汎に実用化されている。

そのライン上の活動化された読み取り状況は、個々のメ
モリ・セルに存在する状況が、読み取りの目的でセルを
感知する間に生じ得る遷移信号によって変更されるのを
防止することを促す。

メモリ設計の仕様は、メモリ・チップ４０ａ〜４０ｈの
製造者に応じて異なってもよい。この発明は、読み取シ
／書き込み制御をもつメモリの保護をある程度の有効性
を以て達成し、その保護動作は、そのメモリをもつカー
トリッジが取り外されているときに実行される。

図示されるように、ライン９上の電圧は動作電圧として
メモリチップ４０ａ〜４０ｈに印加される。カートリッ
ジ１が取り外されているときは、データを保持するため
にはメモリ・チップ４０ａ〜４０ｈに電力を供給する必
要がある。ライン９へのチップ選択回路の接続はデータ
保持にとって本質的ではないが、それは、回路２７がチ
ップ選択ラインを不作動状態である高レベルに設定する
ときの２次的な保護の役目を果たす。

カートリッジ１が差し込まれていないときは、ライン９
上の電圧を維持するためにバッテリ１３が有効となる。

チップ選択回路２７はバッテリ１３から動作電圧を受は
取るが、ライン４２上の高レベル電圧により積極的に非
活動化される。回路２７への選択入力であるライン２９
．３３及び３７上の電圧、及びライン４６上の電圧は基
準電圧源に接続されておらず静電的なチャージにより高
レベルに立ち上がることもある。しかし、ライン４２上
の高レベル電圧が回路２７の非選択状態を維持する。

カー）　ＩＪツジ１が挿入されていない場合には、トラ
ンジスタ５２が積極的にオフになるようにバイアスされ
る。というのは、トランジスタ５２は電流駆動デバイス
であり、端子５ｈと５１がいかなる基準電源にも接続さ
れていないからである。

これにより抵抗５６に電流が流れるのが防止され、バッ
テリ１３の電圧がライン６４上に加えられる。

ライン６４けメモリ４０ａ〜４０ｈの読み取り／書き込
み制御入力に接続されており、ライ／６４上の高レベル
信号は読み取り入力状態と解釈されるので、メモ！Ｊ４
０ａ〜４０ｈ中のデータが書き込み動作から保護される
。

カートリッジ１が挿入された状態では、ライン６４に直
接接続されるのではなくトランジスタ５２のエミッタに
接続される端子７１と、同様に、トランジスタ５２のベ
ースに接続される端子７ｈを除いて、端子７３〜７Ｐ上
の論理及び電力素子が直接、制御または電力を供給され
るべきカートリッジの素子に接続される。ホスト・マシ
ン３はカートリッジ１が活動化される毎に端子７ｈに高
レベル信号を与え、これによシライン４６に高レベル電
圧が加えられる。この信号は、端子７１が低レベルにプ
ルダウンされることによシカートリッジｌに書き込み動
作が選択される毎に、トランジスタ５２のベース・エミ
ッタ回路と抵抗４８を介して電流を流す作用を行う。こ
れにより、トランジスタ５２を介して増幅された電流が
引き起こされ、回路２７によって選択されたメモ！Ｊ４
０ａ〜４０ｈの書き込み動作を選択するのに十分なだけ
ライン６４上の電圧が低減される。

Ｇ０発明の効果 以上のように、この発明によれば、読み出し・書き込み
可能なメモリをもち、ホスト・マシンに着脱可能なカー
トＩ）ツジのメモリ保護装置において、ホスト・マシン
との離脱時に端子が浮遊状態にあることを感知してメモ
リの書き込みを積極的に阻止する回路を設けたので、静
電的なチャージなどによる誤データの書き込みが完全に
防止できるという効果が得られる。

【図面の簡単な説明】

図は、本発明の回路図である。 １３・・・・バッテリ、４０ａ〜４０ｄ・・・・メモ１
ハ５２・・・・バイポーラ・トランジスタ、５ｈ・・・
・第１の端子、５１・・・・第２の端子、６４・・・・
接続するための手段。 出願人　インク〒六ショカル・ビジネス・マシーンズ・
コーポレーシタン代理人　弁理士　　山　　　本　　仁
　　　朗（外１名）

Claims (1)

1. 【特許請求の範囲】 バッテリと、第１の電圧レベルで読み取りを行い第２の
   電圧レベルで書き込みを行う制御ラインを有する少くと
   も１つのメモリとをもつメモリ装置において、 （ａ）上記バッテリにコレクタを接続されてなるバイポ
   ーラ・トランジスタと、 （ｂ）上記トランジスタのベースにホスト・マシンを接
   続するための第１の端子と、 （ｃ）上記トランジスタのエミッタにホスト・マシンを
   接続するための第２の端子と、 （ｄ）上記第１の端子と上記第２の端子との間に電流が
   流れないときに上記第１の制御ラインに上記第１の電圧
   レベルを与えるように上記トランジスタのコレクタを上
   記制御ラインに接続するための手段、 とを具備するメモリ保護装置。