JPS60238920A - メモリのデ−タ保持回路 - Google Patents
メモリのデ−タ保持回路Info
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- JPS60238920A JPS60238920A JP59094188A JP9418884A JPS60238920A JP S60238920 A JPS60238920 A JP S60238920A JP 59094188 A JP59094188 A JP 59094188A JP 9418884 A JP9418884 A JP 9418884A JP S60238920 A JPS60238920 A JP S60238920A
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- 230000014759 maintenance of location Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000717 retained effect Effects 0.000 description 2
- 235000001630 Pyrus pyrifolia var culta Nutrition 0.000 description 1
- 240000002609 Pyrus pyrifolia var. culta Species 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
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- Techniques For Improving Reliability Of Storages (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は電源断時にバックアンプ電源よりメモ（１）
すに動作電流を供給し、メモリに記憶されているデータ
を保持させるメモリのデータ保持回路に関するものであ
る。
を保持させるメモリのデータ保持回路に関するものであ
る。
従来技術と問題点
メモリを使用した装置に於いては電源断時にメモリにバ
ックアップ電源より動作電流を供給するデータ保持回路
を設け、電源断時に記憶データが破壊されないようにし
たものがある。
ックアップ電源より動作電流を供給するデータ保持回路
を設け、電源断時に記憶データが破壊されないようにし
たものがある。
第５図は従来のデータ保持回路の一例を示すブロック線
図であり、１はＣ−ＭＯＳ−ＲＡＭ等からなるメモリ、
２は装置各部に動作電圧ＶＣＣを供給すると共に電源供
給時に“１”となり、電源断時に０”となる検出信号ａ
を出力する電源ユニット、３はバックアップ電源、４は
検出信号ａが“１”の時は接点Ａ側に接続され、検出信
号すが０”の時は接点Ｂ側に接続される切替スイッチ、
５はアンドゲート、６はチップセレクト信号すの入力端
子である。尚、検出信号ａは動作電圧ＶＣＣの立上りか
ら一定時間後に“１”となり、動作電圧ＶＣＣの立下り
の一定時間前にｕＯ″となるもの（２） である。また、メモリ１はアンドゲート５を介して加え
られるチップセレクト信号すが“１°°の時アクセス可
能なものである。
図であり、１はＣ−ＭＯＳ−ＲＡＭ等からなるメモリ、
２は装置各部に動作電圧ＶＣＣを供給すると共に電源供
給時に“１”となり、電源断時に０”となる検出信号ａ
を出力する電源ユニット、３はバックアップ電源、４は
検出信号ａが“１”の時は接点Ａ側に接続され、検出信
号すが０”の時は接点Ｂ側に接続される切替スイッチ、
５はアンドゲート、６はチップセレクト信号すの入力端
子である。尚、検出信号ａは動作電圧ＶＣＣの立上りか
ら一定時間後に“１”となり、動作電圧ＶＣＣの立下り
の一定時間前にｕＯ″となるもの（２） である。また、メモリ１はアンドゲート５を介して加え
られるチップセレクト信号すが“１°°の時アクセス可
能なものである。
電源ユニット２から装置各部に動作電圧Ｖ。０が供給さ
れている場合は、検出信号ａが“１”であるので、切替
スイッチ４は接点Ａ側に接続され、メモリ１には動作電
圧ＶＣＣが印加される。また、この場合にはアントゲ−
１５がオン状態であるので、アントゲ−１５を介してチ
ップセレクト信号すがメモリ１に加えられる。また、電
源断時には検出信号ａが“θ″となるので、切替スイッ
チ４は接点Ｂ側に接続され、バックアップ電源３よりメ
モリ１に動作電流が供給され、メモリ１の記憶内容が保
持される。
れている場合は、検出信号ａが“１”であるので、切替
スイッチ４は接点Ａ側に接続され、メモリ１には動作電
圧ＶＣＣが印加される。また、この場合にはアントゲ−
１５がオン状態であるので、アントゲ−１５を介してチ
ップセレクト信号すがメモリ１に加えられる。また、電
源断時には検出信号ａが“θ″となるので、切替スイッ
チ４は接点Ｂ側に接続され、バックアップ電源３よりメ
モリ１に動作電流が供給され、メモリ１の記憶内容が保
持される。
しかし、第５図に示した従来装置は、電源断時にメモリ
１がアクセスされないようにする為に、検出信号ａによ
って制御されるアンドゲート５を介してメモリ１にチッ
プセレクト信号すを加えるようにしているので、次のよ
うな欠点があった。
１がアクセスされないようにする為に、検出信号ａによ
って制御されるアンドゲート５を介してメモリ１にチッ
プセレクト信号すを加えるようにしているので、次のよ
うな欠点があった。
即ち、チップセレクト信号すが“１”であり、且（３）
つメモリ１にデータが書込まれている時に電源が断とな
ったとすると、データの書込み中であるにも拘わらずア
ンドゲート５がオフ状態となり、メモリ１がアクセスさ
れない状態となってしまう為、この時アクセスされてい
た番地の記憶内容が不定となる場合があった。
ったとすると、データの書込み中であるにも拘わらずア
ンドゲート５がオフ状態となり、メモリ１がアクセスさ
れない状態となってしまう為、この時アクセスされてい
た番地の記憶内容が不定となる場合があった。
発明の目的
本発明は前述の如き欠点を改善したもので、その目的は
電源断時にメモリの記憶内容を確実に保持できるように
することにある。以下、実施例について詳細に説明する
。
電源断時にメモリの記憶内容を確実に保持できるように
することにある。以下、実施例について詳細に説明する
。
発明の実施例
第１図は本発明の実施例のブロック線図であり、チップ
セレクト信号すが“１”の場合、メモリ１がアクセス可
能な状態となるシステムに本発明を適用した場合につい
てのものである。同図に於いて、７は制御回路、８は制
御回路７の出力信号Ｃ゛が“１″の場合は接点Ａ側に接
続され、信号Ｃ°がＯ″の場合は接点Ｂ側に接続される
切替スイッチ、ＶｉｌＢはバンクアンプ電源３からの動
作電圧で（４） あり、他の第４図と同一符号は同一部分を表している。
セレクト信号すが“１”の場合、メモリ１がアクセス可
能な状態となるシステムに本発明を適用した場合につい
てのものである。同図に於いて、７は制御回路、８は制
御回路７の出力信号Ｃ゛が“１″の場合は接点Ａ側に接
続され、信号Ｃ°がＯ″の場合は接点Ｂ側に接続される
切替スイッチ、ＶｉｌＢはバンクアンプ電源３からの動
作電圧で（４） あり、他の第４図と同一符号は同一部分を表している。
また、第２図は制御回路７の構成例を示す回路図であり
、０１〜口４はトランジスタ、Ｒ１−Ｒ７は抵抗、ＩＮ
Ｉ、ＩＮ２は入力端子、０ＵＴＩ 、 ０ＵＴ２は出力
端子である。また、第３図（Ａ）〜（１）は第１図。
、０１〜口４はトランジスタ、Ｒ１−Ｒ７は抵抗、ＩＮ
Ｉ、ＩＮ２は入力端子、０ＵＴＩ 、 ０ＵＴ２は出力
端子である。また、第３図（Ａ）〜（１）は第１図。
第２図の動作説明図である。また、制御回路７の入力端
子ＩＮＩにはチップセレクト信号すが印加され、入力端
子ＩＮ２には検出信号ａが印加され、出力端子０１ｌＴ
２から出力される信号Ｃ”はアンドゲート５及び切替ス
イッチ４に印加されているものである。
子ＩＮＩにはチップセレクト信号すが印加され、入力端
子ＩＮ２には検出信号ａが印加され、出力端子０１ｌＴ
２から出力される信号Ｃ”はアンドゲート５及び切替ス
イッチ４に印加されているものである。
今、動作電圧ＶＣＣが第３図（Ａ）に示すように変化し
、チップセレクト信号すが同図（Ｃ）に示すように変化
したとすると、電源ユニット２から出力される検出信号
ａは同図（Ｂ）に示すように動作電圧ＶＣＣの立上り（
時刻ｔｌ、ｔ６）から一定時間後（時刻ｔ２．ｔ７）に
“１”となり、動作電圧Ｖｃｃの立下り（時刻ｔ５．ｔ
ｌＯ）より一定時間前（時刻ｔ４．ｔ８）に“０″とな
り、またトランジスタ０１は同図（Ｄ）に示すようにチ
ップセレクト信号すの（５） “１″、０″に対応してオン状態、オフ状態となる。ま
た、検出信号ａは時刻ｔ２〜ｔ４．ｔ７〜ｔ８に於いて
“１”であるのでトランジスタＱ２は同図（Ｅ）に示す
ように時刻ｔ２〜ｔ４．ｔ７〜ｔ８に於いてオン状態と
なる。
、チップセレクト信号すが同図（Ｃ）に示すように変化
したとすると、電源ユニット２から出力される検出信号
ａは同図（Ｂ）に示すように動作電圧ＶＣＣの立上り（
時刻ｔｌ、ｔ６）から一定時間後（時刻ｔ２．ｔ７）に
“１”となり、動作電圧Ｖｃｃの立下り（時刻ｔ５．ｔ
ｌＯ）より一定時間前（時刻ｔ４．ｔ８）に“０″とな
り、またトランジスタ０１は同図（Ｄ）に示すようにチ
ップセレクト信号すの（５） “１″、０″に対応してオン状態、オフ状態となる。ま
た、検出信号ａは時刻ｔ２〜ｔ４．ｔ７〜ｔ８に於いて
“１”であるのでトランジスタＱ２は同図（Ｅ）に示す
ように時刻ｔ２〜ｔ４．ｔ７〜ｔ８に於いてオン状態と
なる。
また、トランジスタロ３はトランジスタＱｌ、Ｑ２の何
れか一方がオン状態であれば、ベース電流がトランジス
タＱ１．Ｑ２の何れかを介して流れるものであるから同
図（Ｆ）に示すように時刻ｔ２〜ｔ４．ｔ７〜ｔ９に於
いてオン状態となる。また、トランジスタロ４はトラン
ジスタロ３がオン状態の時、そのベースが“１”となる
ものであるから、同図（Ｇ）に示すように時刻ｔ２〜ｔ
４．ｔ７〜ｔ９に於いてオン状態となる。従って、出力
端子０ＵＴ２から出力される信号Ｃ゛は同図（Ｈ）に示
すように時刻ｔ２〜ｔ４．ｔ７〜ｔ９に於いて“１″と
なり、また出力端子０１１．Ｔ１から出力される信号Ｃ
は同図（【）に示すように時刻ｔ２〜ｔ４．ｔ７〜ｔ９
に於いて０″となる。
れか一方がオン状態であれば、ベース電流がトランジス
タＱ１．Ｑ２の何れかを介して流れるものであるから同
図（Ｆ）に示すように時刻ｔ２〜ｔ４．ｔ７〜ｔ９に於
いてオン状態となる。また、トランジスタロ４はトラン
ジスタロ３がオン状態の時、そのベースが“１”となる
ものであるから、同図（Ｇ）に示すように時刻ｔ２〜ｔ
４．ｔ７〜ｔ９に於いてオン状態となる。従って、出力
端子０ＵＴ２から出力される信号Ｃ゛は同図（Ｈ）に示
すように時刻ｔ２〜ｔ４．ｔ７〜ｔ９に於いて“１″と
なり、また出力端子０１１．Ｔ１から出力される信号Ｃ
は同図（【）に示すように時刻ｔ２〜ｔ４．ｔ７〜ｔ９
に於いて０″となる。
従って、時刻ｔ４に於いて検出信号ａがＩＩＱｌｌとな
った場合は、時刻ｔ４に於いて信号Ｃ゛が“１”か（６
） ら“０”に変化するものであるから、時刻ｔ４に於いて
アンドゲート５がオフ状態となってメモリ１がアクセス
されない状態となると共に、切替スイッチ８が接点Ｂ側
に接続され、パックアンプ電源３よりメモリ１に動作電
流が供給される。また、時刻ｔ８に於いて検出信号ａが
“０”となった場合には、同図（Ｆ）に示すように時刻
ｔ９まで、即ちチップセレクト信号すがＯ″となるまで
トランジスタ０３はオン状態であるので、時刻ｔ９に於
いて出力端子０［ＩＴ２から出力される信号Ｃ°がｕｌ
”から“Ｏ”に変化し、時刻Ｔ９に於いてアンドゲート
５がオフ状態となつてメモリ１がアクセスされない状態
となると共に、切替スイッチ８が接点Ｂ側に接続され、
バックアップ電源３よりメモリ１に動作電流が供給され
る。
った場合は、時刻ｔ４に於いて信号Ｃ゛が“１”か（６
） ら“０”に変化するものであるから、時刻ｔ４に於いて
アンドゲート５がオフ状態となってメモリ１がアクセス
されない状態となると共に、切替スイッチ８が接点Ｂ側
に接続され、パックアンプ電源３よりメモリ１に動作電
流が供給される。また、時刻ｔ８に於いて検出信号ａが
“０”となった場合には、同図（Ｆ）に示すように時刻
ｔ９まで、即ちチップセレクト信号すがＯ″となるまで
トランジスタ０３はオン状態であるので、時刻ｔ９に於
いて出力端子０［ＩＴ２から出力される信号Ｃ°がｕｌ
”から“Ｏ”に変化し、時刻Ｔ９に於いてアンドゲート
５がオフ状態となつてメモリ１がアクセスされない状態
となると共に、切替スイッチ８が接点Ｂ側に接続され、
バックアップ電源３よりメモリ１に動作電流が供給され
る。
即ち、制御回路７はメモリ１がアクセスされていない時
に検出信号ａが“０”となった場合（時刻ｔ４）は直ち
に信号Ｃ°をθ″とし、メモリ１がアクセスされている
時に検出信号ａが“０”となった場合（時刻ｔ８）は、
メモリ１のアクセスが終（７） 了した時（時刻ｔ９）に信号ＣＩを“０″とするもので
ある。従って、メモリ１にデータを書込んでいる時に電
源が断となっても、メモリ１のアクセスが終了するまで
、ゲート回路５がオン状態となっているものであるから
、その時にアクセスされていた番地の記憶内容が不定に
なることはない。
に検出信号ａが“０”となった場合（時刻ｔ４）は直ち
に信号Ｃ°をθ″とし、メモリ１がアクセスされている
時に検出信号ａが“０”となった場合（時刻ｔ８）は、
メモリ１のアクセスが終（７） 了した時（時刻ｔ９）に信号ＣＩを“０″とするもので
ある。従って、メモリ１にデータを書込んでいる時に電
源が断となっても、メモリ１のアクセスが終了するまで
、ゲート回路５がオン状態となっているものであるから
、その時にアクセスされていた番地の記憶内容が不定に
なることはない。
尚、上述した実施例はチップセレクト信号すが”１”の
場合にメモリ１がアクセスされるシステムに本発明を通
用した場合について説明したが、チップセレクト信号す
が０″の場合にメモリ１がアクセスされるシステムに本
発明を適用することも可能である。この場合は、チ・ノ
ブセレクト信号すをインバータを介して制御回路７の入
力端子ＩＮＩに印加すると共にアンドゲート５の代りに
第４図に示ようにチップセレクト信号すと制御回路７の
出力端子０１ｌＴ１から出力される信号Ｃを人力とし、
両者が“０″の時のみその出力信号を“Ｏ”とするゲー
ト回路を用いれば良いものである。また、上述した実施
例に於いてはチップセレクト信号すを用いてメモリ１が
アクセスされているか否（８） かを判断するようにしたが、ライト信号を用いてメモリ
１がアクセスされているか否かを判断するようにしても
良いことは勿論である。
場合にメモリ１がアクセスされるシステムに本発明を通
用した場合について説明したが、チップセレクト信号す
が０″の場合にメモリ１がアクセスされるシステムに本
発明を適用することも可能である。この場合は、チ・ノ
ブセレクト信号すをインバータを介して制御回路７の入
力端子ＩＮＩに印加すると共にアンドゲート５の代りに
第４図に示ようにチップセレクト信号すと制御回路７の
出力端子０１ｌＴ１から出力される信号Ｃを人力とし、
両者が“０″の時のみその出力信号を“Ｏ”とするゲー
ト回路を用いれば良いものである。また、上述した実施
例に於いてはチップセレクト信号すを用いてメモリ１が
アクセスされているか否（８） かを判断するようにしたが、ライト信号を用いてメモリ
１がアクセスされているか否かを判断するようにしても
良いことは勿論である。
発明の詳細
な説明したように、本発明は 電源が断となったことを
検出する第１の検出手段（実施例に於いては電源ユニッ
ト２からなる）と、メモリがアクセスされている状態に
あるか否かを検出する第２の検出手段（実施例に於いて
はトランジスタ旧等からなる）と、第１の検出手段で電
源が断となったことを検出し且つ第２の検出手段でメモ
リがアクセスされていないことを検出した時バックアッ
プ電源からメモリに動作電流を供給する切替手段（実施
例に於いては切替スイッチ８、トランジスタ０３等から
なる）と、前記第１の検出手段で電源が断となったこと
を検出し且つ第２の検出手段でメモリがアクセスされて
いないことを検出した時メモリのアクセスを禁止するア
クセス禁止手段（実施例に於いてはアンドゲート５、ト
ランジスタ０３等からなる）とを備えたものであるから
、メ（９） モリにデータを書込んでいる時に電源が断となっても従
来装置のように、その時にアクセスされていた番地の記
憶内容が不定となることがない利点がある。
検出する第１の検出手段（実施例に於いては電源ユニッ
ト２からなる）と、メモリがアクセスされている状態に
あるか否かを検出する第２の検出手段（実施例に於いて
はトランジスタ旧等からなる）と、第１の検出手段で電
源が断となったことを検出し且つ第２の検出手段でメモ
リがアクセスされていないことを検出した時バックアッ
プ電源からメモリに動作電流を供給する切替手段（実施
例に於いては切替スイッチ８、トランジスタ０３等から
なる）と、前記第１の検出手段で電源が断となったこと
を検出し且つ第２の検出手段でメモリがアクセスされて
いないことを検出した時メモリのアクセスを禁止するア
クセス禁止手段（実施例に於いてはアンドゲート５、ト
ランジスタ０３等からなる）とを備えたものであるから
、メ（９） モリにデータを書込んでいる時に電源が断となっても従
来装置のように、その時にアクセスされていた番地の記
憶内容が不定となることがない利点がある。
第１図は本発明の一実施例のブロック線図、第２図は制
御回路の構成例を示す回路図、第３図は第１図、第２図
の動作説明図、第４図は本発明の他の実施例の要部構成
図、第５図は従来例のブロック線図である。 ■はメモリ、２は電源ユニット、３はバンクアップ電源
、４．８は切替スイッチ、５はアンドゲート、６． Ｉ
ＮＩ、ＩＮ２は入力端子、７は制御回路、０ＵＴＩ 、
０ＵＴ２は出力端子、旧〜０４はトランジスタ、Ｒ１
−Ｒ７は抵抗である。 特許出願人 ファナック株式会社 代理人弁理士玉蟲久五部（外２名） （１０） 第４図 第５図 手続補正書 昭和６０年 ５月７３日 １、事件の表示 昭和５９年特許願第０９４１８８号 ２、発明の名称 メモリのデータ保持回路 ３、補正をする者 事件との関係 特許出願人 住 所 山梨県南部留郡忍野村忍草字古馬場３５８０番
地名 称 ファナソク株式会社 代表者 稲 葉 清右衛門 ４、代理人 ６、補正の対象 明細書の発明の詳細な説明の欄及び図
面 ７、補正の内容 別紙の通り （１）明細書第２頁第１５行の 「検出信号ｂ」を 「検出信号ａ」と補正する。 （２）同書第４頁第２０行の 「、ＶａＳはパンクアンプ電源３からの動作電圧」を削
除する。 （３）同書第５頁第４行〜第５行の 「出力端子である。」を 「出力端子、ＶＢＢはバックアップ電源３からの動作電
圧である。」と補正する。 （４）同書第５頁第１１行の 「ある。」の次に下記の文章を挿入する。 「尚、アンドゲート５はパンテリバックアンプされてお
り、電源が断している間にも動作可能である。」 （５）同書第７頁第１５行の 「供給される。」の次に下記の文章を挿入する。 ［しかも、その後、チップセレクト信号すが再び“１″
になるようなことがあってもトランジスタ０１にヘース
電流を流すためのトランジスタ０３が既（１） にオフしているため、トランジスタ０１は２度とオンす
ることはない。」 （６）第１図及び第５図を別紙の通り補正する。 以」二 （２）
御回路の構成例を示す回路図、第３図は第１図、第２図
の動作説明図、第４図は本発明の他の実施例の要部構成
図、第５図は従来例のブロック線図である。 ■はメモリ、２は電源ユニット、３はバンクアップ電源
、４．８は切替スイッチ、５はアンドゲート、６． Ｉ
ＮＩ、ＩＮ２は入力端子、７は制御回路、０ＵＴＩ 、
０ＵＴ２は出力端子、旧〜０４はトランジスタ、Ｒ１
−Ｒ７は抵抗である。 特許出願人 ファナック株式会社 代理人弁理士玉蟲久五部（外２名） （１０） 第４図 第５図 手続補正書 昭和６０年 ５月７３日 １、事件の表示 昭和５９年特許願第０９４１８８号 ２、発明の名称 メモリのデータ保持回路 ３、補正をする者 事件との関係 特許出願人 住 所 山梨県南部留郡忍野村忍草字古馬場３５８０番
地名 称 ファナソク株式会社 代表者 稲 葉 清右衛門 ４、代理人 ６、補正の対象 明細書の発明の詳細な説明の欄及び図
面 ７、補正の内容 別紙の通り （１）明細書第２頁第１５行の 「検出信号ｂ」を 「検出信号ａ」と補正する。 （２）同書第４頁第２０行の 「、ＶａＳはパンクアンプ電源３からの動作電圧」を削
除する。 （３）同書第５頁第４行〜第５行の 「出力端子である。」を 「出力端子、ＶＢＢはバックアップ電源３からの動作電
圧である。」と補正する。 （４）同書第５頁第１１行の 「ある。」の次に下記の文章を挿入する。 「尚、アンドゲート５はパンテリバックアンプされてお
り、電源が断している間にも動作可能である。」 （５）同書第７頁第１５行の 「供給される。」の次に下記の文章を挿入する。 ［しかも、その後、チップセレクト信号すが再び“１″
になるようなことがあってもトランジスタ０１にヘース
電流を流すためのトランジスタ０３が既（１） にオフしているため、トランジスタ０１は２度とオンす
ることはない。」 （６）第１図及び第５図を別紙の通り補正する。 以」二 （２）
Claims (1)
- 電源断時にバックアップ電源よりメモリに動作電流を供
給するメモリのデータ保持回路に於いて、電源が断とな
ったことを検出する第１の検出手段と、前記メモリがア
クセスされている状態にあるか否かを検出する第２の検
出手段と、前記第１の検出手段で電源が断となったこと
を検出し且つ前記第２の検出手段で前記メモリがアクセ
スされていないことを検出した時前記バックアップ電源
から前記メモリに動作電流を供給する切替手段と、前記
第１の検出手段で電源が断となったことを検出し且つ前
記第２の検出手段で前記メモリがアクセスされていない
ことを検出した時前記メモリのアクセスを禁止するアク
セス禁止手段とを備えたことを特徴とするメモリのデー
タ保持回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094188A JPS60238920A (ja) | 1984-05-11 | 1984-05-11 | メモリのデ−タ保持回路 |
| PCT/JP1985/000265 WO1985005475A1 (en) | 1984-05-11 | 1985-05-10 | Data-holding circuit in a memory |
| EP19850902166 EP0181943A4 (en) | 1984-05-11 | 1985-05-10 | CIRCUIT FOR HOLDING DATA IN A MEMORY. |
| US06/816,122 US4669066A (en) | 1984-05-11 | 1985-05-10 | Memory data holding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094188A JPS60238920A (ja) | 1984-05-11 | 1984-05-11 | メモリのデ−タ保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60238920A true JPS60238920A (ja) | 1985-11-27 |
Family
ID=14103327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094188A Pending JPS60238920A (ja) | 1984-05-11 | 1984-05-11 | メモリのデ−タ保持回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4669066A (ja) |
| EP (1) | EP0181943A4 (ja) |
| JP (1) | JPS60238920A (ja) |
| WO (1) | WO1985005475A1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508103B2 (ja) * | 1987-07-02 | 1996-06-19 | 日本電気株式会社 | 半導体論理集積回路装置 |
| DE3723727A1 (de) * | 1987-07-17 | 1989-01-26 | Siemens Ag | Stromversorgungseinrichtung |
| US4823019A (en) * | 1988-07-21 | 1989-04-18 | Computer Accessories Corporation | Stand-by power system |
| US5349669A (en) * | 1988-12-21 | 1994-09-20 | Oki Electric Industry Co., Ltd. | Data write control means |
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