JPH022203A - 入力回路 - Google Patents
入力回路Info
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- JPH022203A JPH022203A JP63144601A JP14460188A JPH022203A JP H022203 A JPH022203 A JP H022203A JP 63144601 A JP63144601 A JP 63144601A JP 14460188 A JP14460188 A JP 14460188A JP H022203 A JPH022203 A JP H022203A
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- logic signal
- logic
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- 230000000694 effects Effects 0.000 description 2
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は入力回路に関し、さらに詳しくは正論理及°び
負論理で動作するスイッチのオン・オフ状態を検出する
入力回路に関する。
負論理で動作するスイッチのオン・オフ状態を検出する
入力回路に関する。
[従来の技術]
第3図は従来の入力回路の接続図である。第3図におい
て、(4a)及び(4b)はそれぞれ複数の入力回路(
1a)、(lb)及び(1c)、(ld)から構成され
た入力回路グループである。
て、(4a)及び(4b)はそれぞれ複数の入力回路(
1a)、(lb)及び(1c)、(ld)から構成され
た入力回路グループである。
入力回路(la)は接点(5a)を流れる電流を制限す
る電流制限用抵抗器(2a)及び入力電圧がある基準電
圧より高いときにハイレベル「1」、低いときにローレ
ベル「0」となる論理信号を出力する入力電圧判定回路
(3a)から構成される装置同様に、入力回路(lb)
、(IC)、(1d)も接点(5b)、(5c)、(5
d)、電流制限用抵抗器(2b)、(2C)、(2d)
及び入力端子判定回路(3b)、(3C)、(3d)か
ら溝成されている。
る電流制限用抵抗器(2a)及び入力電圧がある基準電
圧より高いときにハイレベル「1」、低いときにローレ
ベル「0」となる論理信号を出力する入力電圧判定回路
(3a)から構成される装置同様に、入力回路(lb)
、(IC)、(1d)も接点(5b)、(5c)、(5
d)、電流制限用抵抗器(2b)、(2C)、(2d)
及び入力端子判定回路(3b)、(3C)、(3d)か
ら溝成されている。
又、(7a)、(7b)は入力回路(la)〜(ld)
の共通ライン(6a)、(8b)の論理レベルを判定し
、共通ライン(6a)、(6b)がある基準電圧より高
いときにノ\イレベル「1」、低いときにローレベル「
0」となる論理信号を出力する共通ライン判定回路、(
8)はアドレス信号ADRの入力により入力回路(la
)〜(ld)の論理信号を出力する入力信号ゲート(9
a)〜(9d)、共通ライン判定回路(7a)、(7b
)の論理信号を出力する共通ラインゲート(13a)
(13b)を順次オン・オフするためのゲート信号を
出力するアドレスデコーダ、(10a) 、(10b)
は入力信号ゲート線、(11)は入力信号ゲート(9a
)〜(9d)を介して入力電圧判定回路(3a)〜(3
d)の論理信号を出力する入力信号データ線、(12a
) 、(12b)は共通ラインデータ線、(13a)
、(13b)は共通ラインゲート、(14)は共通ライ
ンゲート線、(15)はNOR回路、(16)はデータ
ゲート線、(17a) 、(17b)は非反転ゲート、
(16)は非反転ゲート線である。
の共通ライン(6a)、(8b)の論理レベルを判定し
、共通ライン(6a)、(6b)がある基準電圧より高
いときにノ\イレベル「1」、低いときにローレベル「
0」となる論理信号を出力する共通ライン判定回路、(
8)はアドレス信号ADRの入力により入力回路(la
)〜(ld)の論理信号を出力する入力信号ゲート(9
a)〜(9d)、共通ライン判定回路(7a)、(7b
)の論理信号を出力する共通ラインゲート(13a)
(13b)を順次オン・オフするためのゲート信号を
出力するアドレスデコーダ、(10a) 、(10b)
は入力信号ゲート線、(11)は入力信号ゲート(9a
)〜(9d)を介して入力電圧判定回路(3a)〜(3
d)の論理信号を出力する入力信号データ線、(12a
) 、(12b)は共通ラインデータ線、(13a)
、(13b)は共通ラインゲート、(14)は共通ライ
ンゲート線、(15)はNOR回路、(16)はデータ
ゲート線、(17a) 、(17b)は非反転ゲート、
(16)は非反転ゲート線である。
次に、従来の入力回路の動作について説明する。
入力回路グループ(4a)においては、共通ライン(6
a)が接地されているので、接点(5a)、(5b)が
オフのときは、入力電圧判定回路(3a)、(3b)に
ローレベルrLJの電圧(接地電位)が印加される。
a)が接地されているので、接点(5a)、(5b)が
オフのときは、入力電圧判定回路(3a)、(3b)に
ローレベルrLJの電圧(接地電位)が印加される。
又、接点(5a)、(5b)がオンのときは、入力電圧
判定回路(3a)、(3b)にハイレベル「H」 (電
源電位)が印加される。従って、入力電圧判定回路(3
a)、(3b)は接点(5a)、(5b)のオン及びオ
フに対して、論理信号「1」及び「0」を出力すること
になる。
判定回路(3a)、(3b)にハイレベル「H」 (電
源電位)が印加される。従って、入力電圧判定回路(3
a)、(3b)は接点(5a)、(5b)のオン及びオ
フに対して、論理信号「1」及び「0」を出力すること
になる。
アドレスデコーダ(8)が入力信号ゲート(9a)、(
9b)を有効にすると、入力信号データ線(11)に入
力電圧判定回路(3a)、(3b)の論理信号が出力さ
れる。
9b)を有効にすると、入力信号データ線(11)に入
力電圧判定回路(3a)、(3b)の論理信号が出力さ
れる。
さらに、アドレスデコーダ(8)が人力信号ゲート線(
10a) N O1回路(15)及びデータゲート線
(1B)を介して非反転ゲート(17a) 、(17b
)を有効にすると、入力電圧判定回路(3a)、(3b
)の論理信号、即ち、接点(5a)、(5b)のオン・
オフ状態が出力される。非反転グー) (17a)
(17b)が出力する論理信号は接点(5a)、(5b
)がオフのときは「0」、オンのときは「1」である。
10a) N O1回路(15)及びデータゲート線
(1B)を介して非反転ゲート(17a) 、(17b
)を有効にすると、入力電圧判定回路(3a)、(3b
)の論理信号、即ち、接点(5a)、(5b)のオン・
オフ状態が出力される。非反転グー) (17a)
(17b)が出力する論理信号は接点(5a)、(5b
)がオフのときは「0」、オンのときは「1」である。
一方、共通ライン(6b)が電源に接続されている入力
回路グループ(4b)は、接点(5C)、(5d)がオ
フのとき、入力電圧判定回路(3a)、(3b)にハイ
レベルrHJの電圧(電源電位)が印加される。又、接
点(5c)、(5d)がオンのとき、入力電圧判定回路
(3C)、(3d)にローレベル「L」 (接地電位)
が印加される。従って、入力電圧判定回路(3C)、(
3d)は接点(5c)、(5d)のオン及びオフに対し
て、論理信号「0」及び「1」を出力することになる。
回路グループ(4b)は、接点(5C)、(5d)がオ
フのとき、入力電圧判定回路(3a)、(3b)にハイ
レベルrHJの電圧(電源電位)が印加される。又、接
点(5c)、(5d)がオンのとき、入力電圧判定回路
(3C)、(3d)にローレベル「L」 (接地電位)
が印加される。従って、入力電圧判定回路(3C)、(
3d)は接点(5c)、(5d)のオン及びオフに対し
て、論理信号「0」及び「1」を出力することになる。
アドレスデコーダ(8)が入力信号ゲート(9C)、(
9d)を有効にすると、入力信号データ線(11)に入
力電圧判定回路(3C)、(3d)の論理信号が出力さ
れる。
9d)を有効にすると、入力信号データ線(11)に入
力電圧判定回路(3C)、(3d)の論理信号が出力さ
れる。
さらに、アドレスデコーダ(8)が入力信号ゲート線(
10b) N O1回路(15)及びデータゲート線
(16)を介して非反転ゲート(17a) 、(17b
)を有効にすると、入力電圧判定回路(3c)、(3d
)の論理信号、即ち、接点(5C)、(5d)のオン・
オフ状態が出力される。非反転ゲート(17a)(17
b)が出力する論理信号は接点(5c)、(5d)がオ
フのときは「1」、オンのときは「0」である。
10b) N O1回路(15)及びデータゲート線
(16)を介して非反転ゲート(17a) 、(17b
)を有効にすると、入力電圧判定回路(3c)、(3d
)の論理信号、即ち、接点(5C)、(5d)のオン・
オフ状態が出力される。非反転ゲート(17a)(17
b)が出力する論理信号は接点(5c)、(5d)がオ
フのときは「1」、オンのときは「0」である。
[発明が解決しようとする課題]
上述したように、第3図に示した従来の入力回路は共通
ライン(6a)、(6b)の接続方法により、接点(5
a)〜(5d)の論理状態が反転して出力される。
ライン(6a)、(6b)の接続方法により、接点(5
a)〜(5d)の論理状態が反転して出力される。
このため、共通ライン判°定回路(7a)、(7b)か
出力する論理信号を読み出して、予め共通ライン(6a
)、(6b)の接続方法を一時記憶装置(図示せず)に
記憶しておき(例えば、共通ライン(6a)は「0」、
共通ライン(6b)は「1」というように記憶する)、
入力回路グループ<4a)の論理信号を読み出したとき
はそのまま出力し、入力回路ブルーフ(4b)の論理信
号を読み出したときは、プログラム等で論理信号を反転
しなければならない。
出力する論理信号を読み出して、予め共通ライン(6a
)、(6b)の接続方法を一時記憶装置(図示せず)に
記憶しておき(例えば、共通ライン(6a)は「0」、
共通ライン(6b)は「1」というように記憶する)、
入力回路グループ<4a)の論理信号を読み出したとき
はそのまま出力し、入力回路ブルーフ(4b)の論理信
号を読み出したときは、プログラム等で論理信号を反転
しなければならない。
従って、接点(5C)、(5d)のオン・オフを判断す
る処理に時間がかかってしまうという問題点があった。
る処理に時間がかかってしまうという問題点があった。
本発明は上記問題点を解決するためになされたもので、
共通ライン(6a)、(6b)の接続方法に関係なく、
接点(5a)〜(5d)のオン・オフを容易に判定でき
る入力回路を提供することを目的とする。
共通ライン(6a)、(6b)の接続方法に関係なく、
接点(5a)〜(5d)のオン・オフを容易に判定でき
る入力回路を提供することを目的とする。
[課題を解決するための手段]
本発明に係る入力回路は、接地電位側を共通う・rンと
し、それぞれ接点のオンによりハイレベル、オフにより
ローレベルとなる第1の論理信号を出力する複数の第1
のスイッチ手段と、電源電位側を共通ラインとし、それ
ぞれ接点のオンによりローレベル、オフによりハイレベ
ルとなる第2の論理信号を出力する複数の第2のスイッ
チ手段と、少なくとも第1の論理信号及び第2の論理信
号を順次出力させるゲート信号を出力する出力制御手段
と、第1のスイッチ手段の共通ラインの論理レベルを険
出し、その論理レベルに対応する第1の共通ライン論理
f二号を出力する第1の共通ライン判定手段と、第2の
スイッチ手段の共通ラインの論理レベルを検出し、その
論理レベルに対応する第2の共通ライン論理信号を出力
する第2の共通ライン判定手段と、ゲート信号、第1の
共通ライン論理信号及び第2の共通ライン論理信号に基
づいて、第1の論理信号又は第2の論理信号の一方を反
転して出力する反転出力手段とを01えている。
し、それぞれ接点のオンによりハイレベル、オフにより
ローレベルとなる第1の論理信号を出力する複数の第1
のスイッチ手段と、電源電位側を共通ラインとし、それ
ぞれ接点のオンによりローレベル、オフによりハイレベ
ルとなる第2の論理信号を出力する複数の第2のスイッ
チ手段と、少なくとも第1の論理信号及び第2の論理信
号を順次出力させるゲート信号を出力する出力制御手段
と、第1のスイッチ手段の共通ラインの論理レベルを険
出し、その論理レベルに対応する第1の共通ライン論理
f二号を出力する第1の共通ライン判定手段と、第2の
スイッチ手段の共通ラインの論理レベルを検出し、その
論理レベルに対応する第2の共通ライン論理信号を出力
する第2の共通ライン判定手段と、ゲート信号、第1の
共通ライン論理信号及び第2の共通ライン論理信号に基
づいて、第1の論理信号又は第2の論理信号の一方を反
転して出力する反転出力手段とを01えている。
[作 用コ
上記構成の入力回路は、第1のスイッチ手段及び第2の
スイッチ手段がそれぞれの接点の状態に応じた第1の論
理信号及び第2の論理信号を出力し、出力制御手段がゲ
ート信号を出力して第1の論理信号及び第2の論理信号
が順次出力されるようにする。
スイッチ手段がそれぞれの接点の状態に応じた第1の論
理信号及び第2の論理信号を出力し、出力制御手段がゲ
ート信号を出力して第1の論理信号及び第2の論理信号
が順次出力されるようにする。
このとき、反転出力手段が出力制御手段の出力するゲー
ト信号、第1の共通ライン判定手段の出力する第1の共
通ライン論理信号及び第2の共通ライン判定手段の出力
する第2の共通ライン論理信号に基づいて、第1の論理
信号又は第2の論理信号の一方を反転して出力する。
ト信号、第1の共通ライン判定手段の出力する第1の共
通ライン論理信号及び第2の共通ライン判定手段の出力
する第2の共通ライン論理信号に基づいて、第1の論理
信号又は第2の論理信号の一方を反転して出力する。
C実施例〕
以下、本発明の一実施例を添付図面を参照して詳細に説
明する。
明する。
第1図は本発明の一実施例に係る入力回路のブロック図
である。なお、第1図において第3図と同様の機能を果
たす部分については同一の符号を付し、その説明は省略
する。又、第1図において、(18)は共通ライン判定
回路(7a)、(7b)か出ツノする共通ライン(6a
)、(6b)の論理状態を示す論理信号、アドレスデコ
ーダ(8)が入力信号ゲート線(loa)、(10b)
に出力するゲート信号に基づいて、非反転ゲート信号線
(19)及び反転ゲート信号線(21)にゲート信号を
出力するマルチプレクサ、(20a)(20b)は反転
ゲートである。
である。なお、第1図において第3図と同様の機能を果
たす部分については同一の符号を付し、その説明は省略
する。又、第1図において、(18)は共通ライン判定
回路(7a)、(7b)か出ツノする共通ライン(6a
)、(6b)の論理状態を示す論理信号、アドレスデコ
ーダ(8)が入力信号ゲート線(loa)、(10b)
に出力するゲート信号に基づいて、非反転ゲート信号線
(19)及び反転ゲート信号線(21)にゲート信号を
出力するマルチプレクサ、(20a)(20b)は反転
ゲートである。
マルチプレクサ(18)は第2図に示すように、NOT
回路、AND回路及びNOR回路から構成されている。
回路、AND回路及びNOR回路から構成されている。
第1図に示した入ツノ回路は共通ライン判定回路(7a
)がローレベル「0」の論理信号を共通ラインデータ線
(12a)に出力し、共通ライン判定回路(7b)がハ
イレベル「1」の論理信号を共通ラインデータ線(12
b)に出力する。従って、アドレスデコーダ(8)が入
力信号ゲート(9a)、(9b)を有効にすると、マル
チプレクサ(18)は非反転ゲート(17a) (1
7b)を有効にし、反転ゲート(20a)(20b)を
無効にする。このため、入力回路グループ(4a)の接
点(5a)、(5b)のオン・オフ状態が出力されるこ
とになる。又、アドレスデコーダ(8)か入力信号ゲー
ト(9c)、(9d)を有効にすると、マルチプレクサ
(18)は非反転ゲート(17a) 、(17b)を無
効にし、反転ゲート(20a) (20b)を有効に
する。このため、入力回路グループ(4b)の接点(5
c)、(5d)のオン・オフ状態が出力されることにな
る。
)がローレベル「0」の論理信号を共通ラインデータ線
(12a)に出力し、共通ライン判定回路(7b)がハ
イレベル「1」の論理信号を共通ラインデータ線(12
b)に出力する。従って、アドレスデコーダ(8)が入
力信号ゲート(9a)、(9b)を有効にすると、マル
チプレクサ(18)は非反転ゲート(17a) (1
7b)を有効にし、反転ゲート(20a)(20b)を
無効にする。このため、入力回路グループ(4a)の接
点(5a)、(5b)のオン・オフ状態が出力されるこ
とになる。又、アドレスデコーダ(8)か入力信号ゲー
ト(9c)、(9d)を有効にすると、マルチプレクサ
(18)は非反転ゲート(17a) 、(17b)を無
効にし、反転ゲート(20a) (20b)を有効に
する。このため、入力回路グループ(4b)の接点(5
c)、(5d)のオン・オフ状態が出力されることにな
る。
次に、第1図に示した入力回路の動作について説明する
。
。
入力回路グループ(4a)において、入力信号ゲート(
10a)にローレベル「0」のゲート信号を出力するこ
とにより、入力信号ゲート(9a)、(9b)を有効に
して、入力回路グループ(4a)の接点(5a)、(5
b)の状態を読み出すと、接点(5a)、(5b)がオ
ンであればハイレベル「1」、接点(5a〉、(5b)
かオフであればローレベル「0」の論理信号が出力され
る。
10a)にローレベル「0」のゲート信号を出力するこ
とにより、入力信号ゲート(9a)、(9b)を有効に
して、入力回路グループ(4a)の接点(5a)、(5
b)の状態を読み出すと、接点(5a)、(5b)がオ
ンであればハイレベル「1」、接点(5a〉、(5b)
かオフであればローレベル「0」の論理信号が出力され
る。
このとき、マルチプレクサ<18)は非反転グー1−(
J7a) (L7b)を有効にする。従って、接点(
5a)、(5b)のオン又はオフに対応してハイレベル
r HJ又はローレベルrLJの論理信号が出力される
。
J7a) (L7b)を有効にする。従って、接点(
5a)、(5b)のオン又はオフに対応してハイレベル
r HJ又はローレベルrLJの論理信号が出力される
。
一方、入力回路グループ(4b)において、入力信号ケ
ート線(job)にローレベルrOJのゲート信号を出
力することにより、入力信号ゲート(9c)、(9d)
を有効にして、入力回路グループ(4b)の接点(5C
)、(5d)の状態を読み出すと、接点(5c)、(5
d)かオンであればローレベル「0」、オフであればハ
イレベル「1」の論理信号が出力される。
ート線(job)にローレベルrOJのゲート信号を出
力することにより、入力信号ゲート(9c)、(9d)
を有効にして、入力回路グループ(4b)の接点(5C
)、(5d)の状態を読み出すと、接点(5c)、(5
d)かオンであればローレベル「0」、オフであればハ
イレベル「1」の論理信号が出力される。
このとき、マルチプレクサ(18)は反転ゲート(20
a) (20b)を有効にする。従って、接点(5C
)、(5d)のオン又はオフに対応してハイレベルrH
J又はローレベルrLJの論理信号が出力される。
a) (20b)を有効にする。従って、接点(5C
)、(5d)のオン又はオフに対応してハイレベルrH
J又はローレベルrLJの論理信号が出力される。
従って、共通ライン(6a)、(6b)の接続方法に関
係なく、接点(5a)〜(5d)のオンに対してはノ1
イレベルrHJの論理信号、接点(5a)〜(5d)の
オフに対してはローレベルrLJの論理信号が得られる
ことになる。
係なく、接点(5a)〜(5d)のオンに対してはノ1
イレベルrHJの論理信号、接点(5a)〜(5d)の
オフに対してはローレベルrLJの論理信号が得られる
ことになる。
[発明の効果]
以上説明したように本発明によれば、接点のオン・オフ
により、ハイレベルrHJ又はローレベルrLJとなる
第1の論理信号及び接点のオン・オフにより、ローレベ
ルrLJ又はノ\イレベルrHJとなる第2の論理信号
を出力するスイッチ手段をHする入力回路で、第1の論
理信号又は第2の論理信号のうち、いずれか一方を反転
して出力するようにしたので、プログラムによるよりも
速やかにスイッチ手段のオン・オフ状態を検出できる入
力回路が得られるという効果を奏する。
により、ハイレベルrHJ又はローレベルrLJとなる
第1の論理信号及び接点のオン・オフにより、ローレベ
ルrLJ又はノ\イレベルrHJとなる第2の論理信号
を出力するスイッチ手段をHする入力回路で、第1の論
理信号又は第2の論理信号のうち、いずれか一方を反転
して出力するようにしたので、プログラムによるよりも
速やかにスイッチ手段のオン・オフ状態を検出できる入
力回路が得られるという効果を奏する。
第1図は本発明の一実施例に係る入力回路のブロック図
、第2図は第1図に示したマルチプレクサの回路図、第
3図は従来の入力回路のブロック図である。 各図中、1aSlbSlc、ld・・・入力回路、2a
、 2b。 2cs 2d”’抵抗器、3a、 3b、3c13d・
・・入力電圧判定回路、4a、 4b−・・入力回路グ
ループ、5a、 5b、 5c。 5d・・・接点、6a、6b・・・共通ライン、7a、
7b・・・共通ライン判定回路、8・・・アドレスデ
コーダ、9a−9b。 9c、 9d・・・入力信号ゲート、lOa 、 10
b・・・入力信号ゲート線、11・・・入力信号データ
線、12a 512b・・・共通ラインデータ線、13
a 、 13b・・・共通ラインゲート、14・・・共
通ラインゲート線、L7a 、 L7b・・・非反転ゲ
ート、18・・・マルチプレクサ、19・・・非反転ゲ
ート信号線、20a 、 20b・・・反転ゲート、2
1・・・反転ゲート信号線。
、第2図は第1図に示したマルチプレクサの回路図、第
3図は従来の入力回路のブロック図である。 各図中、1aSlbSlc、ld・・・入力回路、2a
、 2b。 2cs 2d”’抵抗器、3a、 3b、3c13d・
・・入力電圧判定回路、4a、 4b−・・入力回路グ
ループ、5a、 5b、 5c。 5d・・・接点、6a、6b・・・共通ライン、7a、
7b・・・共通ライン判定回路、8・・・アドレスデ
コーダ、9a−9b。 9c、 9d・・・入力信号ゲート、lOa 、 10
b・・・入力信号ゲート線、11・・・入力信号データ
線、12a 512b・・・共通ラインデータ線、13
a 、 13b・・・共通ラインゲート、14・・・共
通ラインゲート線、L7a 、 L7b・・・非反転ゲ
ート、18・・・マルチプレクサ、19・・・非反転ゲ
ート信号線、20a 、 20b・・・反転ゲート、2
1・・・反転ゲート信号線。
Claims (1)
- 接地電位側を共通ラインとし、それぞれ接点のオンによ
りハイレベル、オフによりローレベルとなる第1の論理
信号を出力する複数の第1のスイッチ手段と、電源電位
側を共通ラインとし、それぞれ接点のオンによりローレ
ベル、オフによりハイレベルとなる第2の論理信号を出
力する複数の第2のスイッチ手段と、少なくとも第1の
論理信号及び第2の論理信号を順次出力させるゲート信
号を出力する出力制御手段と、前記第1のスイッチ手段
の共通ラインの論理レベルを検出し、該検出した論理レ
ベルに対応する第1の共通ライン論理信号を出力する第
1の共通ライン判定手段と、前記第2のスイッチ手段の
共通ラインの論理レベルを検出し、該検出した論理レベ
ルに対応する第2の共通ライン論理信号を出力する第2
の共通ライン判定手段と、前記ゲート信号、前記第1の
共通ライン論理信号及び前記第2の共通ライン論理信号
に基づいて、前記第1の論理信号及び前記第2の論理信
号のうち、いずれか一方の論理信号を反転して出力する
反転出力手段とを備えたことを特徴とする入力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63144601A JPH022203A (ja) | 1988-06-14 | 1988-06-14 | 入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63144601A JPH022203A (ja) | 1988-06-14 | 1988-06-14 | 入力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH022203A true JPH022203A (ja) | 1990-01-08 |
Family
ID=15365831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63144601A Pending JPH022203A (ja) | 1988-06-14 | 1988-06-14 | 入力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH022203A (ja) |
-
1988
- 1988-06-14 JP JP63144601A patent/JPH022203A/ja active Pending
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