JPS592052B2 - バス制御方法 - Google Patents
バス制御方法Info
- Publication number
- JPS592052B2 JPS592052B2 JP499080A JP499080A JPS592052B2 JP S592052 B2 JPS592052 B2 JP S592052B2 JP 499080 A JP499080 A JP 499080A JP 499080 A JP499080 A JP 499080A JP S592052 B2 JPS592052 B2 JP S592052B2
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- JP
- Japan
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- bus
- address
- relay
- input
- branch
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は、コンピュータにおけるバスの制御方法に関す
るものである。
るものである。
通常コンピュータにおいては、入出力バスが設けられて
おり、このバスに入出力装置（以下Ｉ／０装置と略称す
る）が、接続されてデータの入出力を行つている。この
様なバスに於いて、Ｉ／Ｏ装置が多くなると、第１図に
示されるように、バス１０の途中に中継装置１を設けて
１／Ｏ装置グループＧ２側とコンピュータＣＰＵ間を中
継するか、或は第２図に示されるよにコンピュータＣＰ
ＵとＩ／Ｏ装置グループＧ１、、“Ｇ２間に夫々分岐装
置２、３を挿入してＩ／０装置を分けることが行われる
。この場合各中継装置はゲートＡ、Ｂを有し、第１図に
おいては、常時ゲートＡ側をＯＮとして、コンピュータ
ＣＰＵからのデータをグループＧ２側に流しているが、
コンピュータＣＰＵがグループＧ２からのデータを取り
込む場合は、ゲートＡ側をＯＦＦとしてゲートＢ側をＯ
Ｎとするような制御を行う。また、第２図においてもコ
ンピュータＣＰＵからのデータは、常時各分岐装置２、
３の各ゲートＡ側をＯＮとして、グループＧ１、Ｇ２の
方向に流しているがグループＧ１、Ｇ２からコンピュー
タＣＰＵにデータを流す場合には、グループＧ１、Ｇ２
は、夫々ゲートＡ側をＯＦＦとしてゲートＢ側をＯＮと
するバス制御が行われる。このように中継（又は分岐）
装置１〜３を介して、コンピュータＣＰＵと各Ｉ／Ｏ装
置間とのデータの授受が行われるが、その際バスの中継
及びバスの分岐装置におけるバス制御方法は、従来、第
３図に示すように、アドレスバス１２を介して送出され
るコンピュータＣＰＵからのアドレス信号を、アドレス
検出器ＡＤで検出し、コントロールバス１３に発生する
その指令が自己の管理しているＩ／Ｏ装置を示している
場合（例えば第１図Ｉ／０−２１〜１／Ｏ−２ｎを検出
する）において、かつその指令が入力を示している時に
アンド回路ＡＮＤがＯＮして出力を発生し、ゲートＡま
たはＢを介してデータバス１１を通るデータの向きを切
替えるものである。
おり、このバスに入出力装置（以下Ｉ／０装置と略称す
る）が、接続されてデータの入出力を行つている。この
様なバスに於いて、Ｉ／Ｏ装置が多くなると、第１図に
示されるように、バス１０の途中に中継装置１を設けて
１／Ｏ装置グループＧ２側とコンピュータＣＰＵ間を中
継するか、或は第２図に示されるよにコンピュータＣＰ
ＵとＩ／Ｏ装置グループＧ１、、“Ｇ２間に夫々分岐装
置２、３を挿入してＩ／０装置を分けることが行われる
。この場合各中継装置はゲートＡ、Ｂを有し、第１図に
おいては、常時ゲートＡ側をＯＮとして、コンピュータ
ＣＰＵからのデータをグループＧ２側に流しているが、
コンピュータＣＰＵがグループＧ２からのデータを取り
込む場合は、ゲートＡ側をＯＦＦとしてゲートＢ側をＯ
Ｎとするような制御を行う。また、第２図においてもコ
ンピュータＣＰＵからのデータは、常時各分岐装置２、
３の各ゲートＡ側をＯＮとして、グループＧ１、Ｇ２の
方向に流しているがグループＧ１、Ｇ２からコンピュー
タＣＰＵにデータを流す場合には、グループＧ１、Ｇ２
は、夫々ゲートＡ側をＯＦＦとしてゲートＢ側をＯＮと
するバス制御が行われる。このように中継（又は分岐）
装置１〜３を介して、コンピュータＣＰＵと各Ｉ／Ｏ装
置間とのデータの授受が行われるが、その際バスの中継
及びバスの分岐装置におけるバス制御方法は、従来、第
３図に示すように、アドレスバス１２を介して送出され
るコンピュータＣＰＵからのアドレス信号を、アドレス
検出器ＡＤで検出し、コントロールバス１３に発生する
その指令が自己の管理しているＩ／Ｏ装置を示している
場合（例えば第１図Ｉ／０−２１〜１／Ｏ−２ｎを検出
する）において、かつその指令が入力を示している時に
アンド回路ＡＮＤがＯＮして出力を発生し、ゲートＡま
たはＢを介してデータバス１１を通るデータの向きを切
替えるものである。
この場合、アドレス検出器ＡＤには、自己の管理するグ
ループ全てのＩ／Ｏ装置のアドレスを設定する必要があ
る。その方法の第１として各Ｉ／Ｏ装置のアドレスを規
則正しく順番に連続してつけることにより、そのグルー
プアドレスを設定する方法であり、その第２は、Ｉ／Ｏ
のアドレスが不規則の場合、全てのアドレスをＲＯＭ（
読取専用記憶装置）に記憶して置く方法である。しかし
第１の方法は、１／０装置のアドレスのつけ方に制約を
有する欠点がある。また第２の方法は、全てのＩ／Ｏ装
置のアドレスをＲＯＭに記憶させるためにわずられしが
ともなう欠点を有すると共に、更には いずれの方法に
おいても各１／Ｏ装置の個有アドレスを一致させなけれ
ばならず手間もかかる。本発明は、上記事情に鑑みなさ
れたもので、その目的とするとたろはＩ／Ｏ装置が複数
の場合においても、より有効で制約のないバス制御方法
を提供しようとするものである。
ループ全てのＩ／Ｏ装置のアドレスを設定する必要があ
る。その方法の第１として各Ｉ／Ｏ装置のアドレスを規
則正しく順番に連続してつけることにより、そのグルー
プアドレスを設定する方法であり、その第２は、Ｉ／Ｏ
のアドレスが不規則の場合、全てのアドレスをＲＯＭ（
読取専用記憶装置）に記憶して置く方法である。しかし
第１の方法は、１／０装置のアドレスのつけ方に制約を
有する欠点がある。また第２の方法は、全てのＩ／Ｏ装
置のアドレスをＲＯＭに記憶させるためにわずられしが
ともなう欠点を有すると共に、更には いずれの方法に
おいても各１／Ｏ装置の個有アドレスを一致させなけれ
ばならず手間もかかる。本発明は、上記事情に鑑みなさ
れたもので、その目的とするとたろはＩ／Ｏ装置が複数
の場合においても、より有効で制約のないバス制御方法
を提供しようとするものである。
以下、本発明を第４図に基いて記述する。
同図において、第３図と同一符号のものは、同一名称若
しくは相当部分を示す。４は、中継（又は分岐）装置で
、第１図及び第２図の中継（又は分岐）装置１〜３に相
当するが、しかし、この中継装置４はアドレス検出部を
備えてなくゲートＡ，Ｂ及びアンド回路ＡＮＤよりなつ
ている。
しくは相当部分を示す。４は、中継（又は分岐）装置で
、第１図及び第２図の中継（又は分岐）装置１〜３に相
当するが、しかし、この中継装置４はアドレス検出部を
備えてなくゲートＡ，Ｂ及びアンド回路ＡＮＤよりなつ
ている。
５はＩ／Ｏ装置でこのＩ／Ｏ装置５は、入出力部５１と
アドレス検出部５２とを有している。
アドレス検出部５２とを有している。
１４は返信信号用バスで一端は他のバス同様コンピユー
タＣＰＵ（図示省略）に接続されている。
タＣＰＵ（図示省略）に接続されている。
なお第４図においては、夫々１個の中継装置とＩ／Ｏ装
置のみを示しているが、システムとしては、第１図又は
第２図の如く構成されて複数のＩ／０装置５や分岐装置
４が設定されている。以上の如く構成された本発明にお
いて次にその動作を説明する。通常各１／０装置５のア
ドレス検出部５２は、アドレスバス１２に接続されて常
にアドレスを監視し、そのアドレスが自分を示した時に
、入出力部５１に出力信号を発生し、この入出力部５１
はコントロールバス１３を介してのコントロール信号の
入力信号または出力信号に従いデータを入出力する。
置のみを示しているが、システムとしては、第１図又は
第２図の如く構成されて複数のＩ／０装置５や分岐装置
４が設定されている。以上の如く構成された本発明にお
いて次にその動作を説明する。通常各１／０装置５のア
ドレス検出部５２は、アドレスバス１２に接続されて常
にアドレスを監視し、そのアドレスが自分を示した時に
、入出力部５１に出力信号を発生し、この入出力部５１
はコントロールバス１３を介してのコントロール信号の
入力信号または出力信号に従いデータを入出力する。
これと同時にＩ／Ｏ装置のアドレス検出部５２で、自己
アドレスを検出した際、このアドレス検出部５２は、バ
ス１４に返信信号を発生する。したがつて中継装置４に
おいては、アンド回路ＡＮＤの入力端子をバス１４に接
続してこの返信信号を常に監視しているので返信信号が
あり、かつコントロール１３に入力信号指令があつたと
き、自己の管理する／Ｏグループのどれかがアクセスさ
れたことと判断して、バスの切替制御（信号の流れ方向
切替制御）を行うものである。以上のように本発明は、
各１／Ｏ装置に夫々アドレスが自分を示したとき返送信
号を中継装置に送るようにしたいわばＩ／０装置にアド
レスの自動検出機能を持たせるようにしたものであるか
ら、中継装置は、自己の管理する個々のＩ／０装置のア
ドレスを知ることなしに、自動的にバスの切替制御が行
える。また、Ｉ／Ｏ装置５の個有アドレスは、中継装置
４に対して何らの制約がないために任意に決定できるよ
うになる。したがつて、アドレスを従来のように規則正
しく並べる必要もなくまたＲＯＭにグループのＩ／Ｏ装
置アドレスを、記憶させて置く必要もない等の優れた利
点を有するものである。
アドレスを検出した際、このアドレス検出部５２は、バ
ス１４に返信信号を発生する。したがつて中継装置４に
おいては、アンド回路ＡＮＤの入力端子をバス１４に接
続してこの返信信号を常に監視しているので返信信号が
あり、かつコントロール１３に入力信号指令があつたと
き、自己の管理する／Ｏグループのどれかがアクセスさ
れたことと判断して、バスの切替制御（信号の流れ方向
切替制御）を行うものである。以上のように本発明は、
各１／Ｏ装置に夫々アドレスが自分を示したとき返送信
号を中継装置に送るようにしたいわばＩ／０装置にアド
レスの自動検出機能を持たせるようにしたものであるか
ら、中継装置は、自己の管理する個々のＩ／０装置のア
ドレスを知ることなしに、自動的にバスの切替制御が行
える。また、Ｉ／Ｏ装置５の個有アドレスは、中継装置
４に対して何らの制約がないために任意に決定できるよ
うになる。したがつて、アドレスを従来のように規則正
しく並べる必要もなくまたＲＯＭにグループのＩ／Ｏ装
置アドレスを、記憶させて置く必要もない等の優れた利
点を有するものである。
第１図は従来のバス中継方法を示す構成図、第２図は従
来のバス分岐方法を示す構成図、第３図は従来の中継又
は分岐装置の回路構成図、第４図は本発明の一実施例を
示す回路構成図。 ４は中継装置（又は分岐）装置、５はＴ／Ｏ装置、５１
は入出力部、５２はアドレス検出部。
来のバス分岐方法を示す構成図、第３図は従来の中継又
は分岐装置の回路構成図、第４図は本発明の一実施例を
示す回路構成図。 ４は中継装置（又は分岐）装置、５はＴ／Ｏ装置、５１
は入出力部、５２はアドレス検出部。
Claims (1)
- １ コンピュータにバスを介して、複数の入出力装置を
接続すると共に、複数の入出力装置をグループ毎に中継
または分岐するための中継（又は分岐）装置を設けるも
のに於いて、前記各入出力装置に夫々アドレス検出部を
設け、このアドレス検出部がアドレス検出時に当該入出
力装置は、データの入出を行うと共に、前記アドレス検
出時に返信信号をバスを介して、前記中継（又は分岐）
装置に送出し、返信信号とコントロール信号有で、中継
（又は分岐）装置を介して、バス切替制御を行うように
したことを特徴とするバス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP499080A JPS592052B2 (ja) | 1980-01-19 | 1980-01-19 | バス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP499080A JPS592052B2 (ja) | 1980-01-19 | 1980-01-19 | バス制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56103725A JPS56103725A (en) | 1981-08-19 |
| JPS592052B2 true JPS592052B2 (ja) | 1984-01-17 |
Family
ID=11599037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP499080A Expired JPS592052B2 (ja) | 1980-01-19 | 1980-01-19 | バス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592052B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256542A (ja) * | 1985-05-06 | 1986-11-14 | ラ テレメカニク エレクトリク | 短絡回路電流に対する保護スイツチング装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58136149A (ja) * | 1982-02-08 | 1983-08-13 | Hitachi Ltd | 端末処理装置 |
| JPS58142733U (ja) * | 1982-03-16 | 1983-09-26 | 日本電子機器株式会社 | 車載電子機器用ワンチツプ・マイコンの入出力ポ−ト多重化回路 |
| JPS58203537A (ja) * | 1982-05-22 | 1983-11-28 | Nissin Electric Co Ltd | バス制御方式 |
| WO2000051005A1 (fr) * | 1999-02-23 | 2000-08-31 | Hitachi, Ltd. | Circuit integre et dispositif de traitement d'informations |
-
1980
- 1980-01-19 JP JP499080A patent/JPS592052B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256542A (ja) * | 1985-05-06 | 1986-11-14 | ラ テレメカニク エレクトリク | 短絡回路電流に対する保護スイツチング装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56103725A (en) | 1981-08-19 |
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