JPS5826056B2 - マルチプロセッサ処理システムの優先決定処理方式 - Google Patents
マルチプロセッサ処理システムの優先決定処理方式Info
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- JPS5826056B2 JPS5826056B2 JP4702380A JP4702380A JPS5826056B2 JP S5826056 B2 JPS5826056 B2 JP S5826056B2 JP 4702380 A JP4702380 A JP 4702380A JP 4702380 A JP4702380 A JP 4702380A JP S5826056 B2 JPS5826056 B2 JP S5826056B2
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- Japan
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- processing unit
- central processing
- priority
- bus
- peripheral device
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は、マルチプロセッサ処理システムの優先決定処
理方式、特に複数台の中央処理装置系が複数群の周辺装
置系を共用するマルチプロセッサ処理システムにおいて
、各中央処理装置系母線に対応して夫々優先順位決定制
御装置をもうけ、各周辺装置系母線から上がってくるリ
クエスト信号に応答して中央処理装置が発する応答信号
をして、上記優先順位決定制御装置内のプライオリティ
回路にもとづいて処理するよう構成したマルチプロセッ
サ処理システムの優先決定処理方式に関するものである
。
理方式、特に複数台の中央処理装置系が複数群の周辺装
置系を共用するマルチプロセッサ処理システムにおいて
、各中央処理装置系母線に対応して夫々優先順位決定制
御装置をもうけ、各周辺装置系母線から上がってくるリ
クエスト信号に応答して中央処理装置が発する応答信号
をして、上記優先順位決定制御装置内のプライオリティ
回路にもとづいて処理するよう構成したマルチプロセッ
サ処理システムの優先決定処理方式に関するものである
。
データ処理システムの信頼性や処理能力を向上させるた
めに、複数台の中央処理装置系と複数群の周辺装置系と
を組合わせて、１つの中央処理装置系のダウン時にも他
の中央処理装置系によってバック・アップできるように
し、あるいは複数台の中央処理装置系による並列処理を
行ない得るようにすることが行なわれている。
めに、複数台の中央処理装置系と複数群の周辺装置系と
を組合わせて、１つの中央処理装置系のダウン時にも他
の中央処理装置系によってバック・アップできるように
し、あるいは複数台の中央処理装置系による並列処理を
行ない得るようにすることが行なわれている。
このようなシステム構成の場合、１つの中央処理装置系
母線と１つの周辺装置系母線とが切換装置のオンによっ
て連繋されて処理が実行される。
母線と１つの周辺装置系母線とが切換装置のオンによっ
て連繋されて処理が実行される。
また中央処理装置系母線に接続されているチャネルとの
間でも処理が実行される。
間でも処理が実行される。
このようなシステムにおいては、論理的にオン状態にあ
る切換装置を介して１つまたは複数の周辺装置系と、も
ともと中央処理装置系母線に接続されている中央処理装
置系とから、いわばランダムにリクエストが発せられる
こととなり、中央処理装置はそれらのリクエストに対処
してゆくことが必要となる。
る切換装置を介して１つまたは複数の周辺装置系と、も
ともと中央処理装置系母線に接続されている中央処理装
置系とから、いわばランダムにリクエストが発せられる
こととなり、中央処理装置はそれらのリクエストに対処
してゆくことが必要となる。
このようなリクエスト処理に当って従来から種々の方式
が提案されている。
が提案されている。
例えば各切換装置において当該対応する周辺装置系から
のリクエスト信号を受信し、これを中央処理装置系母線
に通過させるか否かを決定する機能をもたせる方式が知
られている。
のリクエスト信号を受信し、これを中央処理装置系母線
に通過させるか否かを決定する機能をもたせる方式が知
られている。
しかし、この従来の方式の場合、中央処理装置からの上
記リクエスト信号に対応する応答信号をして対応する周
辺装置系に通過させるかあるいは中央処理装置系母線の
自己よりも下位側に通過させるかの判定機能が各切換装
置に必要となる。
記リクエスト信号に対応する応答信号をして対応する周
辺装置系に通過させるかあるいは中央処理装置系母線の
自己よりも下位側に通過させるかの判定機能が各切換装
置に必要となる。
このために、（Ａ） 切換装置の個数が犬となるにつ
れて、各切換装置内での判定における時間が累積され、
応答信号の到達時間が下流にゆくにしたがって犬となる
０ （Ｂ） １つの切換装置に異常が生じた場合、当該切
換装置よりも下流側の周辺装置母線および／または中央
処理装置系母線が使用不能となる。
れて、各切換装置内での判定における時間が累積され、
応答信号の到達時間が下流にゆくにしたがって犬となる
０ （Ｂ） １つの切換装置に異常が生じた場合、当該切
換装置よりも下流側の周辺装置母線および／または中央
処理装置系母線が使用不能となる。
（Ｃ） ＩＪクエスト・レベルの多様化に伴なって、
各切換装置内部におけるリクエスト処理ユニットの処理
に占める割合が多くなる。
各切換装置内部におけるリクエスト処理ユニットの処理
に占める割合が多くなる。
などの難点をそなえている。
本発明は、上記の点を解決することを目的としており、
各周辺装置系からのリクエストをまとめて処理する優先
順位決定制御装置をもうけて処理するようにすることを
目的としている。
各周辺装置系からのリクエストをまとめて処理する優先
順位決定制御装置をもうけて処理するようにすることを
目的としている。
そしてそのために、本発明のマルチプロセッサ処理シス
テムの優先決定処理方式は、複数台の中央処理装置系と
複数群の周辺装置系とが各中央処理装置系母線と各周辺
装置系母線とを切換装置を介してオン・オフすることに
よって連繋されるマルチプロセッサ処理システムにおい
て、上記各中央処理装置系母線に対応して夫々優先順位
決定制御装置をもうけ、該優先順位決定制御装置は、上
記各周辺装置系母線から上がってくるリクエスト信号を
当該対応する中央処理装置系母線に転送すると共に当該
各リクエスト信号についての優先順位を決定するプライ
オリティ回路をそなえ、上記リクエスト信号に対応して
当該対応する中央処理装置からの応答信号を上記プライ
オリティ回路によって決定された優先順位にもとづいて
上記周辺装置系母線のいずれか１つに転送するよう構成
されてなることを特徴としている。
テムの優先決定処理方式は、複数台の中央処理装置系と
複数群の周辺装置系とが各中央処理装置系母線と各周辺
装置系母線とを切換装置を介してオン・オフすることに
よって連繋されるマルチプロセッサ処理システムにおい
て、上記各中央処理装置系母線に対応して夫々優先順位
決定制御装置をもうけ、該優先順位決定制御装置は、上
記各周辺装置系母線から上がってくるリクエスト信号を
当該対応する中央処理装置系母線に転送すると共に当該
各リクエスト信号についての優先順位を決定するプライ
オリティ回路をそなえ、上記リクエスト信号に対応して
当該対応する中央処理装置からの応答信号を上記プライ
オリティ回路によって決定された優先順位にもとづいて
上記周辺装置系母線のいずれか１つに転送するよう構成
されてなることを特徴としている。
以下図面を参照しつつ説明する０
第１図は本発明の一実施例構成を示し、第２図は第１図
図示の優先順位決定制御装置の一実施例構成を示す。
図示の優先順位決定制御装置の一実施例構成を示す。
第１図において、１−Ｏないし１−ｍは夫々中央処理装
置、２−Ｏないし２−ｍは夫々中央処理装置系母線、３
−００ないし３−ｍｒは夫々中央処理装置系チャネル、
４−Ｏないし４− ｎは夫々周辺装置系母線、５−００
ないし５−ｎｕは夫々周辺装置系チャネル、６−Ｏない
し６−ｍは夫々メモＩＪ、７−０ないし７−ｍは夫々優
先順位決定制御装置、ＳｏｏないしＳｍｎは夫々切換装
置、ａ。
置、２−Ｏないし２−ｍは夫々中央処理装置系母線、３
−００ないし３−ｍｒは夫々中央処理装置系チャネル、
４−Ｏないし４− ｎは夫々周辺装置系母線、５−００
ないし５−ｎｕは夫々周辺装置系チャネル、６−Ｏない
し６−ｍは夫々メモＩＪ、７−０ないし７−ｍは夫々優
先順位決定制御装置、ＳｏｏないしＳｍｎは夫々切換装
置、ａ。
ルート、ａ１ルーｔ””°ｊａｍノはトは夫々圧倒ルー
トであって対応する優先順位決定制御装置７−０ないし
７−ｍのいずれかに障害が発生した場合において有効化
されるもの、ＬｏないしＬｍは夫夫リクエスト／応答信
号ルートを表わす。
トであって対応する優先順位決定制御装置７−０ないし
７−ｍのいずれかに障害が発生した場合において有効化
されるもの、ＬｏないしＬｍは夫夫リクエスト／応答信
号ルートを表わす。
図示の場合、例えば優先順位決定制御装置７−Ｏは、中
央処理装置系チャネル３−００ないし３−Ｏｐと巨１じ
１つのチャネルとみることができる。
央処理装置系チャネル３−００ないし３−Ｏｐと巨１じ
１つのチャネルとみることができる。
そして各周辺装置系母線４−０ないし４− ｎから上が
ってくるリクエスト信号をルートＬｏによって受取って
中央処理装置母線２−０に転送し、また中央処理装置１
−０からの上記リクエスト信号に応答する応答信号を上
記各リクエスト間の優先順位にもとづいた形で各周辺装
置系母線の１つあるいはチャネル３−ＯＯないし３−Ｏ
ｐ側に転送するようにされる。
ってくるリクエスト信号をルートＬｏによって受取って
中央処理装置母線２−０に転送し、また中央処理装置１
−０からの上記リクエスト信号に応答する応答信号を上
記各リクエスト間の優先順位にもとづいた形で各周辺装
置系母線の１つあるいはチャネル３−ＯＯないし３−Ｏ
ｐ側に転送するようにされる。
第２図は、第１図図示の優先順位決定制御装置の一実施
例構成を示す。
例構成を示す。
図中の符号２−０．４−Ｏないし４ ｎ 、７−０．
ＳｏｏないしＳｏｎｇＪａｏルート」は夫々第１図に対
応している。
ＳｏｏないしＳｏｎｇＪａｏルート」は夫々第１図に対
応している。
そして、８はプライオリティ回路、９−Ｏないし９−ｎ
は夫々リクエスト信号受信部であってアンド論理をもつ
もの、１０はリクエスト信号送信部であってオア論理を
もつもの、１１−０ないし１１−ｎは夫々対周辺装置応
答信号供給回路部であってアンド論理をもつもの、１２
は対中央処理装置系応答信号供給回路部であって第１図
図示のチャネル３−００ないし３−ｏｐに応答信号を供
給するもの、１３は遅延回路であってプライオリティ回
路８による処理遅れを吸収するもの、１４はａ。
は夫々リクエスト信号受信部であってアンド論理をもつ
もの、１０はリクエスト信号送信部であってオア論理を
もつもの、１１−０ないし１１−ｎは夫々対周辺装置応
答信号供給回路部であってアンド論理をもつもの、１２
は対中央処理装置系応答信号供給回路部であって第１図
図示のチャネル３−００ないし３−ｏｐに応答信号を供
給するもの、１３は遅延回路であってプライオリティ回
路８による処理遅れを吸収するもの、１４はａ。
ルート用ゲートであって優先順位決定制御装置７−０自
体の障害や電源障害時にオンされるものを表わしている
。
体の障害や電源障害時にオンされるものを表わしている
。
プライオリティ回路８は、例えば次の如く優先順位を決
定するよう構成されている。
定するよう構成されている。
即ち、周辺装置系母線４−０からのリクエストが最も高
い優先順位をもち、以下母線４−１．４−２・・・・・
・の順位をもち、母線４− ｎが最も低い優先順位をも
つ。
い優先順位をもち、以下母線４−１．４−２・・・・・
・の順位をもち、母線４− ｎが最も低い優先順位をも
つ。
そしていずれの周辺装置系母線からもリクエストが存在
しない場合に図示対中央処理装置系応答信号供給回路部
１２を介して、応答信号がチャネル３−００ないし３−
Ｏｐに転送されるようにされる。
しない場合に図示対中央処理装置系応答信号供給回路部
１２を介して、応答信号がチャネル３−００ないし３−
Ｏｐに転送されるようにされる。
令弟１図図示の切換装置Ｓ。
ｅ−ｓＯｎのみかオン状態にあって周辺装置系母線４−
０と４− ｎとが中央処理装置系母線２−０に論理的に
接＠されているとする。
０と４− ｎとが中央処理装置系母線２−０に論理的に
接＠されているとする。
この状態では、第２図図示の信号８００とＳ。
ｎとが論理「１」にあってリクエスト信号受信部９−０
と９− ｎとのみがリクエスト信号を受信可能な状態に
ある。
と９− ｎとのみがリクエスト信号を受信可能な状態に
ある。
そして、周辺装置系母線４−０および／または４−ｎか
らリクエスト信号か上ってくると、該リクエスト信号は
送信部１０を介して中央処理装置系母線２−０上に転送
されかつプライオリティ回路８に通知される。
らリクエスト信号か上ってくると、該リクエスト信号は
送信部１０を介して中央処理装置系母線２−０上に転送
されかつプライオリティ回路８に通知される。
第１図図示の中央処理装置１−Ｏは、チャネル３−ＯＯ
ないし３−ｏｐ側からのリクエスト信号を含めて最初に
送られてきたリクエスト信号に応答して（ビジー状態の
場合には待たせた上で応答して）、応答信号を発する。
ないし３−ｏｐ側からのリクエスト信号を含めて最初に
送られてきたリクエスト信号に応答して（ビジー状態の
場合には待たせた上で応答して）、応答信号を発する。
この応答信号は、第２図図示のプライオリティ回路８と
遅延回路１３とａ□ルート用アゲート１４に供給される
。
遅延回路１３とａ□ルート用アゲート１４に供給される
。
ａ□ルート用アゲート１４ついては後述するので省略す
るとして、プライオリティ回路８においては、その時点
までに各周辺装置系母線４−０および／または４− ｎ
から上かつているリクエスト中の最も高い優先順位のも
のを選ぶ。
るとして、プライオリティ回路８においては、その時点
までに各周辺装置系母線４−０および／または４− ｎ
から上かつているリクエスト中の最も高い優先順位のも
のを選ぶ。
即ち（１）母線４−０のみであれば応答信号供給回路部
１１−Ｏを、Ｃｉｉ降線４− ｎのみであれば応答信号
供給回路部１１−ｎを、（ｉｉｉ）ｉ線４−０と４−
ｎとの両者であれば応答信号供給回路部１１−Ｏを、０
ｖＸＪ＝線４−０と４−ｎとのいずれもリクエストを発
していなければ応答信号供給回路部１２を選択する。
１１−Ｏを、Ｃｉｉ降線４− ｎのみであれば応答信号
供給回路部１１−ｎを、（ｉｉｉ）ｉ線４−０と４−
ｎとの両者であれば応答信号供給回路部１１−Ｏを、０
ｖＸＪ＝線４−０と４−ｎとのいずれもリクエストを発
していなければ応答信号供給回路部１２を選択する。
この結果例えば応答信号供給回路部１１−ｎが選択され
ると、上記応答信号は遅延回路１３を経由して応答信号
供給回路部１１−ｎから周辺装置系母線４− ｎに転送
される。
ると、上記応答信号は遅延回路１３を経由して応答信号
供給回路部１１−ｎから周辺装置系母線４− ｎに転送
される。
これによって中央処理装置１−０と周辺装置系母線４−
ｎ上の入出力制御装置（チャネル５−ＯＯないし５−
Ｏ８の下位に接続されている）との間で情報送受が行な
われることとなる。
ｎ上の入出力制御装置（チャネル５−ＯＯないし５−
Ｏ８の下位に接続されている）との間で情報送受が行な
われることとなる。
上記の如く構成することによって、優先順位決定制御装
置としては、各中央処理装置系母線に対して１つもうけ
ればよく、従来の方式のもとての難点が殆んど解決され
る。
置としては、各中央処理装置系母線に対して１つもうけ
ればよく、従来の方式のもとての難点が殆んど解決され
る。
ただし、例えば優先順位決定制御装置７−０自体の障害
あるいは当該制御装置の電源障害時に、中央処理装置１
−０が各周辺装置系母線を使用できなくなる点について
は許容できるとしても、中央処理装置１−０が第１図図
示のチャネル３−ＯＯないし３−ｏｐを使用できなくな
ることは回避されるべきである。
あるいは当該制御装置の電源障害時に、中央処理装置１
−０が各周辺装置系母線を使用できなくなる点について
は許容できるとしても、中央処理装置１−０が第１図図
示のチャネル３−ＯＯないし３−ｏｐを使用できなくな
ることは回避されるべきである。
このために、第２図図示において、上記障害が発生した
ときアラーム信号が論理「１」とされて、ａ□ルート用
アゲート１４強制的にオンするようにする。
ときアラーム信号が論理「１」とされて、ａ□ルート用
アゲート１４強制的にオンするようにする。
この結果、中央処理装置１−０から発せられた応答信号
はａ。
はａ。
ルート用ゲート１４を直接経由してチャネル３−００な
いし３−Ｏｐ側に転送されることとなる。
いし３−Ｏｐ側に転送されることとなる。
なおａ。ルート用ゲート１４に対する電源については、
複数個の電源によって多重化された構成をとるようにさ
れ、ａｏルート用ゲート１４自体の障害を防止するよう
配慮している。
複数個の電源によって多重化された構成をとるようにさ
れ、ａｏルート用ゲート１４自体の障害を防止するよう
配慮している。
以上説明した如く、本発明によれば、中央処理装置系母
線に対応して優先順位決定制御装置をもうけて、各周辺
装置系母線からのリクエスト信号をまとめて処理するよ
うにしている。
線に対応して優先順位決定制御装置をもうけて、各周辺
装置系母線からのリクエスト信号をまとめて処理するよ
うにしている。
このために、本願明細書冒頭に述べた如き従来方式の難
点か殆んど解決されることとなる。
点か殆んど解決されることとなる。
第１図は本発明の一実施例構成を示し、第２図は第１図
図示の優先順位決定制御装置の一実施例構成を示す。 図中、１は中央処理装置、２は中央処理装置系母線、３
は中央処理装置系チャネル、４は周辺装置系母線、５は
周辺装置系チャネル、７は優先順位決定制御装置、Ｌは
リクエスト／応答信号ルート、８はプライオリティ回路
、１４はａ。 ルート用ゲートを表わす。
図示の優先順位決定制御装置の一実施例構成を示す。 図中、１は中央処理装置、２は中央処理装置系母線、３
は中央処理装置系チャネル、４は周辺装置系母線、５は
周辺装置系チャネル、７は優先順位決定制御装置、Ｌは
リクエスト／応答信号ルート、８はプライオリティ回路
、１４はａ。 ルート用ゲートを表わす。
Claims (1)
- 【特許請求の範囲】 １ 複数台の中央処理装置系と複数群の周辺装置系とが
各中央処理装置系母線と各周辺装置系母線とを切換装置
を介してオン・オフすることによって連繋されるマルチ
プロセッサ処理システムにおいて、上記各中央処理装置
系母線に対応して夫々優先順位決定制御装置をもうけ、
該優先順位決定制御装置は、上記各周辺装置系母線から
上がってくるリクエスト信号を当該対応する中央処理装
置系母線に転送すると共に当該各リクエスト信号につい
ての優先順位を決定するプライオリティ回路をそなえ、
上記リクエスト信号に対応して当該対応する中央処理装
置からの応答信号を上記プライオリティ回路によって決
定された優先順位にもとづいて上記周辺装置系母線のい
ずれか１つに転送するよう構成されてなることを特徴と
するマルチプロセッサ処理システムの優先決定処理方式
。 ２ 上記優先順位決定制御装置は、当該装置に異常状態
が発生した際に、上記プライオリティ回路にもとづく優
先順位の如何に拘らず、上記中央処理装置からの応答信
号を強制的に当該中央処理装置系母線に連繋されている
中央処理装置系チャネルに転送するよう構成されてなり
、かつ該中央処理装置系チャネルへの転送ルートは当該
ルートのための電源が多重化構成をもつよう構成される
ことを特徴とする特許請求の範囲第１項記載のマルチプ
ロセッサ処理システムの優先決定処理力も
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4702380A JPS5826056B2 (ja) | 1980-04-10 | 1980-04-10 | マルチプロセッサ処理システムの優先決定処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4702380A JPS5826056B2 (ja) | 1980-04-10 | 1980-04-10 | マルチプロセッサ処理システムの優先決定処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56143075A JPS56143075A (en) | 1981-11-07 |
| JPS5826056B2 true JPS5826056B2 (ja) | 1983-05-31 |
Family
ID=12763576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4702380A Expired JPS5826056B2 (ja) | 1980-04-10 | 1980-04-10 | マルチプロセッサ処理システムの優先決定処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826056B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59108162A (ja) * | 1982-12-14 | 1984-06-22 | Matsushita Electric Ind Co Ltd | マルチプロセツサ階層制御装置 |
| JPS635456A (ja) * | 1986-06-25 | 1988-01-11 | Nec Corp | マイクロプロセツサシステム |
-
1980
- 1980-04-10 JP JP4702380A patent/JPS5826056B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56143075A (en) | 1981-11-07 |
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