JPS60165191A - マルチプロセツサ構成をとる交換局のプログラムバツクアツプ方式 - Google Patents
マルチプロセツサ構成をとる交換局のプログラムバツクアツプ方式Info
- Publication number
- JPS60165191A JPS60165191A JP59020261A JP2026184A JPS60165191A JP S60165191 A JPS60165191 A JP S60165191A JP 59020261 A JP59020261 A JP 59020261A JP 2026184 A JP2026184 A JP 2026184A JP S60165191 A JPS60165191 A JP S60165191A
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- JP
- Japan
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- program
- processor
- processor module
- signal
- module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
- H04Q3/54541—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme using multi-processor systems
- H04Q3/54558—Redundancy, stand-by
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Information Transfer Between Computers (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はマルチプロセッサ構成ｒとる交換局のプログラ
ムバンクアップ方式に関する。
ムバンクアップ方式に関する。
（従来技術２
従来、ネットワークｒ構成する交換局のグログラムバッ
クアップは又換局に装備されたディスク等の二次記隠装
置によるか、又換局と回線で接続されｍ網管理局に装備
された二次記厖装置によっていた。しかしながら、交換
局自体が数多くのプロセッサにより構成され、且つ、交
換局のコスト面から二次記は装置荀装備せず、５！換局
と回線で接続された網管理局の二次記厖によりプログラ
ム７９４７７１７行なうシステムが多くなっている。
クアップは又換局に装備されたディスク等の二次記隠装
置によるか、又換局と回線で接続されｍ網管理局に装備
された二次記厖装置によっていた。しかしながら、交換
局自体が数多くのプロセッサにより構成され、且つ、交
換局のコスト面から二次記は装置荀装備せず、５！換局
と回線で接続された網管理局の二次記厖によりプログラ
ム７９４７７１７行なうシステムが多くなっている。
しかしながら、網管理局と交換局が回線により接続され
ている為に、交換局の１つのプロセッサがプログラム障
害等によシブログラムの再ロードが必要な場合、ロード
の速度が回線速度により制限され、プロセッサのサービ
ス再開迄に時間を要してい罠。
ている為に、交換局の１つのプロセッサがプログラム障
害等によシブログラムの再ロードが必要な場合、ロード
の速度が回線速度により制限され、プロセッサのサービ
ス再開迄に時間を要してい罠。
（発明の目的う
本発明は従来のもののこのような欠点を除去し同一プロ
グラム？内蔵する他プロセツサのメモリ葡コヒーする事
により、障害プロセッサへのプログラムロード時間を短
縮するプログラムバックアップ方式を提供するものであ
る。
グラム？内蔵する他プロセツサのメモリ葡コヒーする事
により、障害プロセッサへのプログラムロード時間を短
縮するプログラムバックアップ方式を提供するものであ
る。
（発明の構成）
本発明によるとマルチプロセッサ構成τとる交換局に於
て、各プロセッサは各プロセッサが内蔵するプログラム
を同一変換局内の他プロセツサ障害時のプログラム再ロ
ード時のバックアッププログラムとして開用する手段を
有すること盆特徴とするプログラムバックアップ方式が
得られる。
て、各プロセッサは各プロセッサが内蔵するプログラム
を同一変換局内の他プロセツサ障害時のプログラム再ロ
ード時のバックアッププログラムとして開用する手段を
有すること盆特徴とするプログラムバックアップ方式が
得られる。
（実施例）
次に図面？参照して、本発明の実施例について説明する
。第１図は本発明の一実施例のうち交換局の制御部のブ
ロック図で、プロセッサモジエール間？接続するバスｌ
、および複数のプロセッサモジュール２． ３． ４か
ら成る。
。第１図は本発明の一実施例のうち交換局の制御部のブ
ロック図で、プロセッサモジエール間？接続するバスｌ
、および複数のプロセッサモジュール２． ３． ４か
ら成る。
各プロセッサモジュール２． ３． ４はプログラムロ
ード制御回路５．プロセッサ６およびメインメモリ７か
ら成り、複数のプロセッサモジュール２、 ３． ４間
で、負荷分担あるいは機能分担ケしている。従って異な
るプロセッサモジュールに於て、同一のプログラムがメ
インメモリ上に格納されて実行されている場合が多い。
ード制御回路５．プロセッサ６およびメインメモリ７か
ら成り、複数のプロセッサモジュール２、 ３． ４間
で、負荷分担あるいは機能分担ケしている。従って異な
るプロセッサモジュールに於て、同一のプログラムがメ
インメモリ上に格納されて実行されている場合が多い。
今プロセッサモジュール２がプログラム障害になると、
制御はプログラムロード制御回路５にわたる。該プログ
ラムロード制御回路５はバス１に対して、自プロセッサ
モジュール内のメインメモリ７上のプログラムロードす
る為にプログラムロード要求信号Ａｔ周期的に送出する
。
制御はプログラムロード制御回路５にわたる。該プログ
ラムロード制御回路５はバス１に対して、自プロセッサ
モジュール内のメインメモリ７上のプログラムロードす
る為にプログラムロード要求信号Ａｔ周期的に送出する
。
゛第２図にプロセッサモジュール間の信号の７オー゛マ
ット’２示し、ｌＯは宛先プロセッサモジュール番号、
２０は送出元プロセツサモジー一層番号。
ット’２示し、ｌＯは宛先プロセッサモジュール番号、
２０は送出元プロセツサモジー一層番号。
３０は信号種別、４０は個別部を表わす。プログラムロ
ード要求信号Ａの宛先プロセッサモジュール番号１０は
全プロセッサモジエールを宛先とする番号となっている
。−１ｒｃ本信号には信号個別部４０に自プロセッサモ
ジュールにロードすべきプログラムのプログラム種別も
設定されている。
ード要求信号Ａの宛先プロセッサモジュール番号１０は
全プロセッサモジエールを宛先とする番号となっている
。−１ｒｃ本信号には信号個別部４０に自プロセッサモ
ジュールにロードすべきプログラムのプログラム種別も
設定されている。
上記のプログラムロード要求信号Ａｔバスｌ経由で受信
した他プロセツサモジュールは、信号中に示されるプロ
グラム種別と同一のプログラムを持っているかチェック
し、同一プログラムｒ持っている場合は、障害プロセッ
サモジュールに対してプログラムロード承諾信号を返送
する。障害プロセッサモジュールはプログラムロード承
諾信号を他モジュールから受信すると、プログラムロー
ド要求信号Ｂｉ該プロセッサモジー−ルへ送出し、プロ
グラムの転送を依頼する。
した他プロセツサモジュールは、信号中に示されるプロ
グラム種別と同一のプログラムを持っているかチェック
し、同一プログラムｒ持っている場合は、障害プロセッ
サモジュールに対してプログラムロード承諾信号を返送
する。障害プロセッサモジュールはプログラムロード承
諾信号を他モジュールから受信すると、プログラムロー
ド要求信号Ｂｉ該プロセッサモジー−ルへ送出し、プロ
グラムの転送を依頼する。
プログラムロード要求信号Ｂ７受信しにグロセノサモジ
ュールは、該プロセッサモジュールがプログラムロード
を依頼され罠と判断し、自モジュールのメインメモリ上
のプログラムｒ信号に乗せて、障害プロセッサモジュー
ルへ転送する。最終プログラムデータを送出し終ると、
障害プロセ・ソサモジュールに対して、プログラムロー
ド終了信号を送出する。
ュールは、該プロセッサモジュールがプログラムロード
を依頼され罠と判断し、自モジュールのメインメモリ上
のプログラムｒ信号に乗せて、障害プロセッサモジュー
ルへ転送する。最終プログラムデータを送出し終ると、
障害プロセ・ソサモジュールに対して、プログラムロー
ド終了信号を送出する。
この様にして、障害プロセッサモジュールのプログラム
ｒ同一交換局内の同一プログラムを持つ他プロセツサモ
ジュールから転送する事によシ。
ｒ同一交換局内の同一プログラムを持つ他プロセツサモ
ジュールから転送する事によシ。
遠隔にある網管理局からプログラムロードする方式に比
べて、ロード時間を大幅に短縮する事ができ、交換局の
信頼性を向上させる事ができる。
べて、ロード時間を大幅に短縮する事ができ、交換局の
信頼性を向上させる事ができる。
（発明の効果）
本発明は以上説明し罠様に、同−父換局内の他プロセツ
サモジュール内のメインメモリ上にある同一プログ２ム
金バス経由でロードする事により、ディスク装置等の二
次記憶装置ｒ装備する事によるコスト上昇を招く事なく
、まπ遠隔の網管理局の二次記憶装置から回線経由でロ
ードする事による障害回復時間の増大も防ぐ事ができる
効果がある。
サモジュール内のメインメモリ上にある同一プログ２ム
金バス経由でロードする事により、ディスク装置等の二
次記憶装置ｒ装備する事によるコスト上昇を招く事なく
、まπ遠隔の網管理局の二次記憶装置から回線経由でロ
ードする事による障害回復時間の増大も防ぐ事ができる
効果がある。
第１図は本発明の一実施例ｒ示すうち交換局の制御部を
示すブロック図、第２図はプログラムロード要求信号の
構成図を示す。 ｌ・・・・・・バス［、２，３，４・・・・・・プロセ
ッサモジュール、５・・・・・・プログラムロード制御
回路、６・・・・・・プロセッサ、７・・・・・・メイ
ンメモリ。
示すブロック図、第２図はプログラムロード要求信号の
構成図を示す。 ｌ・・・・・・バス［、２，３，４・・・・・・プロセ
ッサモジュール、５・・・・・・プログラムロード制御
回路、６・・・・・・プロセッサ、７・・・・・・メイ
ンメモリ。
Claims (1)
- マルチプロセッサ構成ｔとる又換局に於て、各プロセッ
サは各プロセッサが内蔵するプログラム？同一交換局内
の他プロセツサ障害時のプログラム再ロード時のバンク
アッププログラムとして使用する手段を有することｔ特
徴とするプログラムバックアップ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020261A JPS60165191A (ja) | 1984-02-07 | 1984-02-07 | マルチプロセツサ構成をとる交換局のプログラムバツクアツプ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020261A JPS60165191A (ja) | 1984-02-07 | 1984-02-07 | マルチプロセツサ構成をとる交換局のプログラムバツクアツプ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60165191A true JPS60165191A (ja) | 1985-08-28 |
Family
ID=12022253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59020261A Pending JPS60165191A (ja) | 1984-02-07 | 1984-02-07 | マルチプロセツサ構成をとる交換局のプログラムバツクアツプ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60165191A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4989130A (en) * | 1987-12-07 | 1991-01-29 | Fujitsu Limited | System for determining and storing valid status information received from cross coupled unit |
-
1984
- 1984-02-07 JP JP59020261A patent/JPS60165191A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4989130A (en) * | 1987-12-07 | 1991-01-29 | Fujitsu Limited | System for determining and storing valid status information received from cross coupled unit |
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