SU1077070A1 - Отказоустойчива вычислительна система - Google Patents

Abstract

1. ОТКА ЗОУСТОЯЧИ ЛЯ ИЙИСЛИТЕЛЬНАЯ СИСТЕМА, содержаща  системный блок пам ти, N первых процессоров , к информс1ционным и угфавлщо- щим входам и выходам каждого из котоF ut подключены соответствующие аыХоды и входы одного из f первых блоков пгич ти, о тличающа с  тем, что, с целью повышени  надежности и производительности, она содержит блок св зи и три блока управлени  каждый из которых содержит второй процессор, второй блок пав« ти мультиплексор, четыре мажоритарных элемента и узел микропрогра 1а4вого управлени , информационные вхсщы-выходы первых блоков пам ти подключены через три инфс мац онные магистра jra к соответствую м входам - шахо- . дам системного блока пам ти и блока св зи, три выхода обращени;  которого подключены к трем входам обращени  каждого из первых блоков пам ти, у которых выходы подключены соответрстг .венно к первой группе входов готовности блока св зи, выходы запросов процессоров подключены соответственно к входам запросов блока св зи, втора  группа входов готрвног сти подключена соответственно к выходам системного блока пам ти ,/ каждый из трех входов обрёоцени  блока св зи подключен к выходу обращени  соответствующего узла гдакроnpoxpaN04Horo управлени , ащ есный вход каждого из которых соединен с адресным выходом второго процессора данного блока управлени  и подключен к адфесным входам cиcтe eIoгo блока пам ти и первых блоков пам т|;, у которых входы переключений соединены соответственно с выходами переключений процессоров, у которых 1ШХОДЫ обращени  подключены к входам обращени  системного блока пам ти, Ёыходы прерываний - к входам прерыва . НИИ первых щюцессоров, контрольные выходы которых и контрольные ъахотл первых блоков пам ти подключены соответственно и контрольным входам узлов микропрогршвшого управлени , выходы § требований и останова блока св зи подключены к входам требований и останова вторых процессоров, сиихро (шзирув  ий выход каждого из которых подключен к соответствующему с рнхро-У низиру ему вход у блок a с в зи, причем:te каждом же управлени  первый уп равл ( выход второго процессора. подк  чеи к ущ авл ющему входу второ го блока пам ти, выход пресмванн  4 узла ввП{ройрогра1«м;:ого управлени  попкжоче  к первому входу мажоритарО ного элемента« подключенного выходом к nis&jBoviy входу второго процессора, к входу которого подключен Овыхсш второго мажоритарного элемеита, подк;ше чеиного первым входом к выходу мульти1глексора, первый вход КОТОРОГО подключен к выходу второго блока пам ти второй и третий входа которого подклаочены соответственно к инфс мас онному выходу и выходу запросов блока св зи, четвертый вход - к контрольноьог выходу узла микропро11)ам:NBioro управлени , первый и второй утфавл ющие входы которого и первый и второй управл ющие входы мультипг лексора подключены соответственно к втсфой группе управл ющих выходов

Description

второго процессора, треть  группа управл ющих выходов которого подклю чема к управл ющим входам блока св зи , адресный выход второго процессора подключен к первому входу третьего мажсфитарного элемента, выход которого подключен к адресному входу второго блока пам ти, соединенного инфсфмационным входом с инфс мационными входаки узла микропрограммного управлени , блока св зи и выходом четвертого мажоритарного элемента, первый вход которого подключен к информгщионному выходу второго процессора , синхронизирую&в1М выходом подключенного к синхронизирующему входу узла микропрограммного управлени , вторые и третьи входы мажоритарных элементов соединены соответственно с первы1«а1 входами одноименных мажоритарных элементов соседнего блока управлени ,

2. Система по п. 1, отличающа с  тем, что узел микропрограммного управлени  содержит блок оперативной пам ти, элемент ИЛИ-НЕ, элемент НЕ, два счетчика, регистр неисправности, регистр сдвига, элемент ИЛИ, элемент И-НЁ, три элемента И и бло( долговременной пам ти, причем первый вход первого элемента И, управл ющие входы блоков оперативйой и долговременной пам ти и стробирующий вход регистра сдвига подк. Лючены соответственно к первым управл ющим входам узла, входы обнулени  счетчиков , регистра неисправности и регистра сдвига подключены к вторым управл ю щим входам узла микропрогра1Ф4ного управлени , выход обращени  которого  вл етс  выходом первого элемента И, второй вход которого соединен с выходом блока долговременной пам ти, адресный вход которого соединен с выходом блока оперативной пам ти и выходами первого и второго счетчиков, стробирующие входа которых соединены соответственно с выходс1ми второго и третьего элементов И, первые входы KOTOfo x соединены со стробирующим входом регистра сдвига, второй вход .третьего элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом второго элемента И и выходом регистра сдвига, информационный вход которого соединен соответственно с выходом регистра неисправности и входом элемента ИЛИ, выход которого  вл етс  выходом прерывани  узла, контрольные входы которого соединены с входами элемента ИЛИ-НЕ, выход которого и инверсный выход регистра неисправности соединены с соответствующими вxoдa м элемента И-НЕ, выход которого соединен с информационным входом регистра неисправности и  вл етс  контрольным выходом узла, синхронизирующий вход которого соединен со стробирующим входом регистра неисправности , а адресный и информационный входы - с соответствующик входами блока оперативней пам ти.

; , Г

Изoбpeteниe ОТНОСИТСЯ К вычислительной технике и может быть испольбовано при построении цифровых вычислительных систем пов1Л11енной производительности и надежности,5

Известна система обработки иифорМгщии , содержаща  процессор, соединенный с запоминающими устройствами 1 периферийным процессором, В этой Системе задачу передачи данных и их Yo ЧАСТИЧНОЙ обработки по командам от вентрального процессора выполн ет 1ериферийный процессор ij.

Недостатком данной системы  вл етс  узка  специализаци  периферий- е Мого и центрального процессоров, что Ох ешичивает повышение производительности при изменении состава задач, Роме того, отк-аз любого из блоковПриводит к отказу системы в цепом, снижает ее надежность, ..20

Известна вычислительна  система, вОдержаща  блоки оперативной пам ти

и внешней пам ти, ком татор и х процессоров, каждый из которых имеет свои блоки пам ти. Обмен информацией между процессорами и общим блоком пам ти, в известной системе осуществл етс  через коммутатор 2 .

Однако известна  система характеризуетс  недостаточной надежностью, так как отказ кОммутатора приводит к отказу системы, Кроме того, св зь процессоров с блока|ии оперативной и внешней пам ти через коммутатор с организацией режима ожидани  очередного обслуживани  снижает производительность систе «.

Цель изобретени  - рш:1шениё надежности и производительности вычислительной систекы.

Поставленна  цель достигаетс  тем, что в вычислительную систему. Содержащую системный блок пам ти,. N первых процессоров, к информационным и управл ющим входам и выходам каждого из которых подключены соотйетствующие выходы и входы одного из W первых блоков пам ти, введены блок св зи и три блока управлени , каждый из которых содержит второй процессор, второй блок пам ти, муль типлексор, четыре мажоритарных элемента   узел микропрограммного упра лени  , ин формационные входам-выходы первых блоков пам ти подключены через три информадисмные магистрали к соответствующим входам-выходам системного блока пам ти и блока св зи, три выхода обращени  которого подключены к трем входам обращени  каждо го из первых блоков пам ти, у которых выходы подключены соответственно к первой группе входов готовности блока, св зи, выходы запросов первых процессоров подключены соответственно к входам запросов блока св зи, втора  группа входов готовности которого подключена соответственно к выходам системного блока пам ти, каждый из трех входов обращени  блока св зи подключен к выходу обращени  соответствующего узла микропрограммного управлени , адресный вход каждого из которых соединен с адресным выходом второго процессора данно го блока управлени  и подключен к адресным входам системного блока пам ти и первых блоков пам ти, у ко торых входы переключений соединены соответственно с выходами переключений вторых процессоров, у которых выходы обращени  подключены к входам обращени  системного блока пам ти, выходы прерываний - к входам прерываний первых процессоров, контрольные выходы которых и контрольные выходы первых блоков пам ти подключены соответственно к контрольным входам узлов микропрограммного управлени , выходы требований и останова блока св зи подключены к входам требований и останова вторых процессоров , синхрониэируюидай таход каждого из которых подключен к соответствующему синхронизирующему входу блока св зи, причем в каждом блоке ущ авлени  первый управл ющий выход второго процессора подключен к управл ющему входу второго блока пам ти, выход пресшвани  узла никропрограммного управлени  подключен к первому входу мажоритарного элемента, подключенного выходом к первому вхо ду второго процессора, к второму входу которого подключен выход второго мажоритарного элемента, подключенного первым входом к выходу мультиплексора , первый вход которого подключен к выходу второго блока пам ти , второй и третий входы которого подключены соответственно к инфорМёщионному выходу и выходу запросов блока св зи, четвертый вход - к конт рольному выходу узла микропрогргилмного управлени , первый и второй управл ющие входы которого и первый и второй управл югцие входы мультйплексора подключены соответственно к второй группе управл ющих выходов второго процессора, треть  группа управл юооис выходов которого подключена к управл юошм входам блока св зи , адресный выход второго процесссчра -подключен к первому входу третьего мажоритарного элемента, выход которого подключен к адресному входу второго блока пам ти, соединенного информационным входом с информационными входами узла микропрограмАШрго управлени , блока св зи и выходом четвертого мажоритарного элемента, первый вход которого подключен к информационному выходу второго процессора , синхронизирующим выходом подключенного к синхронизирующему входу узла MHKponporpajvwHoro управлени , вторые и третьи входы мажоритарных элементов соединены соответственно с первыми входалю одноименных мажоритарных элементов соседнего блока управлени .«, Узел микропрограммного управлени  содержит блок оперативной пам ти, элемент ИЛИ-НЕ, элемент НЕ, два счетчика , регистр неисправности, регистр сдвига, эпеме т ИЛИ, И-НЕ, три элемента И и блок долговременной пам ти, причем первый вход первого элемента И, управл ющие входы блоков оперативной и долговременной пам ти и стробирующий вход регистра сдвига подключены соответственно к первым управл ющим входам узла микропрограммного управлени , входы обнулени  счетчиков, регистра неисправности и регистра сдвига подключены к вторым управл ющим входам узла микропрограммного управлени , выход обращени  которого  вл етс  выходом первого элемента И,/второй вход которо1Ч соединен с выходом блока долговременной пам ти,адресный вход которогосоединен с выходом оперативней пам ти и выходами первого и второго счетчиков, стробирувэщие входы которых соединены соответственно с выходами второго и третьего элементов И, первые вхошл которых соединены со стробирующим входом регистра сдвига, второй вход третьего элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом второго элемента И и выходом регистра сдвига , информационный вход которого соединен соответственно с выходом регистра неисправности и входом элемента ИЛИ, выход которого  вл етс  выходом прерывани  узла микропрограммного управлени , контрольные , входы которого соединены с входами элемента ИЛИ-НЕ, выход которого и инверсный выход регистра неисправности соединены с соответствующими входами элемента И-НЕ,выход которого соединен с информационным входом регистра неисправности и  вл етс  контрольным выходом .узла микропрограммного управлени , синхронизирующий вход которого соединен со стробирующим входом регистра неисправно сти, а сщресный и .информационный ВХОДЫ- с соответствующими входами блока оперативной пам ти. На фиг, 1 изображена структурна  схема отказоустойчивой вычиещительйой системы; на фиг. 2 - структурна схема блока управлени ; на фиг.З структурна  схема уэла микропрограм много управлени . Отказоустойчива  ВЕЛчислительна  система содержит блок. 1 системной пам ти,.N первых процессоров 2, N первых блоков 3 пам ти, три блока 4 управлени  и блок 5 св зи. Блок 4 управлени  содержит второй блок б пам ти, второй процессор 7, узел 8 микропрограммного управлени  мультиплексор 9 и четыре мажоритарных элемента 10-13. (. Узел 8 микpoпpoгpaм нoгo управлени  содержит блок 14 оперативной пам ти, элемент ИЛИ-НЕ 15, элемент НЕ 16, первый 17 и второй 18 счетчики , регистр 19 неисправности, регистр 20 сдвига, элемент ИЛИ 21, элемент 22, первый 23, второй 24 и третий 25 элементы И и блок 26 долговременной пам ти. Система содержит первую 27, вторую 28 Итретью 29 магистральные линий св зи, информационную 30, адресную 31 и управл ющие 32 шины процессоров 2; блоки 4 управлени , содержащие группы управл ющих выходов 33 выходы 34 синхронизации, выходы 35 обращени , информационные выходы 36 первые и вторые группы входов 37 и 38 мажоритации, группы выходов 39 мажоритадии, информационные входы 40 входы 41 запросов, входы 42 требований , входы 43 останова, адресные выходы 44, выходы 45 прерывани , контрольные входы 46, выходы 47 обращени , выходы 48 переключени , блок 5 св зи,включающий троированные входы 49 запросов, выходы 50 обращени , входы 51 и 52 готовности, -первые 53 вторые 54 и третьи 55 входы мажоритарных элементов 10-13, выход 56 прерывани  узла 3 микропрограммного управлени , выход 57 прерывани  мул типлексора 9, информационный вход 5 второго процесс.ора 7, первый 59 и второй 60 входы второго процессора адресный вход 61 второго блока пам ти , информационный вход 62 угла микропрограммного управлени , первый управл ющий выход 6 3 второго процессора 7, первый вход 64 мультиплексора 9, контрольный выход 65 уэла 8 шкpoпpoгpaммнoгo управлени , первые 66 и вторые 67 управл ющие входы узла 8 микропрограммного уп- равлени , синхронизирующий вход 68 узла 8 микропрограммного управлени . Все первые блоки 3 пам ти св заны между собой, а также с блоками 5 св зи и блоком 1 системной пам ти через три магистральные линии 27-29 св зи, которые могут быть использованы дл  подключени  дополнительных блоков пам ти или внешних систем. Каждый первый блок 3 пам ти св зан с соответствующим первым процессором 2 через и-нформадионную 30, адресную 31 и управл ющие 32 шины. Группы управл ющих выходов 33 блоков 4 управлени , а также выходы синхронизации 34, обращени  35 и информационные 36 соединены с соответствующими входами блока 5 св зи, первые и вторые группы входов 37 и 38 и группы выходов 39 мажоритации блоков 4 управлени  св заны между собой. Информационные входы 40, входы запросов 41, требований 42 и останова 43 блоков 4 управлени  соединены с соответствующими выходами блока 5 Св зи. Троированные входы 49 запросов, блока 5 св зи соединены с соответствующими выходами каждого из первых процессоров 2, троированные входы прерывани  которых соединены с выходами 45 прерывани  блоков 4 управлени . Троированные контрольные выходы первых процессоров 2 и каждого первого блока 3 пам ти соединены с контрольными входами 46 блоков 4 управлени , выходы обращени  47 которых соединены с соответствующими входами системного блока 1 пам ти. Выходы 48 переключени  каждого блока 4 управлени  соединены с соответствуюцщми входами переключени  первых блоков 3 пам ти . Адресный выход 44 каждого блока 4 управлени  соединен с соответствующими входами системного 1 и первого 3 блоков пам ти. Выходы 50 обращени  блока 5 св зи соединены с соответствующими входами первых блоков 3 пам ти, выходы сигналов готовности которых, а также выходы сигналов готовности системного блока 1 пам ти соединены с соответствующими входами 51 и 52 блока 5 св зи. Вторые и третьи входы 54 и 55 мажоритарных элементов 10-13 соединены со ответственно с первыми входами 53 одноименных мажоритарных элементов соседнего блока 4 управлени . Третьи входы мажоритарных элементов 10, 11 и 13 подключены соответственно к выходу 56. прерывани  узла 8 микропрограммного управлени , выходу 57 прерывани  мультиплексора 9 и информационному выходу 58 второго процессо ра 7, первый и второй входы 59 и 60 которого соединены соответственно с выходами мажоритарных элементов 10 и 11. Выходы мажоритарных элементов 12 и 13 соединены соответственно с адресным входом 61 второго блока б пам ти и информационным входом 2- узла 8 микропрограммного управлени  информационный выход.которого  вл етс  информационным выходом 36 блока 4 управлени  и соединен с информ ционным входом второго блока 6 пам ти . Управл ющий вход второго блока 6 пам ти соединен с первым управ л ющим выходом 63 второго процессора 7 а информационный, выход - с первым входом 64 мультиплексора 9, второй и третий входы которого  вл  ютс  соответственно информационным входом 40 и входом 41 запроса блока 4 управлени . Четвертый вход мультиплексора 9 соединен с контрол ным выходом 65 узла 8 микропрограммного управлени , первые 66 и вторы 67управл ющие входы которого, а также первые и вторые управл ющее входы мультиплексора 9 соединены со второй группой управл ющих выходов второго процессора 7. Треть  группа управл ющих выходов 33, а также выходы прерывани  45, обращени  47, переключени  48, первый синхронизирующий выход 34 второго процессора  вл ютс  соответствующими выходами блока 4 управлени . Второй синхрони зирующий выход второго процессора 7 соединен с синхронизирующим входом 68узла 8 микропрограммного управлени . Адресный выход процессора 7  вл етс  адресным выходом блока 4 управлени  и соединен соответственно с третьим входом 55 мажоритарного . элемента 12 и адресным входом узла микропрограммного управлени , контрольные вход 46 и; выход 47 обращени  которого  вл ютс  одноименными входом и выходом блока 4 управлени  входы останова 43 и требовани  42 которого соединены с третьими и чет вертыми входами процессора 7, Первый вход первого элемента И 2 управл ющие входы блоков оперативной 14 и долговременной пам ти 26 и стробирующий вход регистра 20 сдвига подключены соответственно к первым управл ющим входам 66 узла 8 микроппрограммного управлени  . Входы обну лени  счетчиков 17 и 18 регистра 19 неисправности и регистра 20 сдвига подключены к вторым управл ющим входам 67 узла 8 микропрограммного управлени , выход 47 обращени  которого  вл етс  выходом первого элемента И 23, Второй вход первого элемента И 23 соединен с выходом блока 26 долговременной пам ти, адресный вход которого соединен с выходом блока 14 оперативной пам ти и выходами счетчиков 17 и 18, Стробирующие входы счетчиков 17 и 18 соединены соответственно с выходами второго элемента И 24 и третьего- элемента И 25, первые входы которых соединены со стробирующим входом регистра 20 сдвига. Второй вход третьего элемента И 25 соединен с выходом элемента НЕ 16, вход которого соединен о вторым входом второгоэлемента И 24,. и выходом регистра 20 сдвига. Информационный вход регистра 20 сдвига соединен соответственно с выходом регистра 19 неисправности и входом элемента ИЛИ 21, выход которого. вл етс  выходом 56 прерывани  узла 8 микропрограммного управлени , контрольные входы 46 которого соединены с входами элемента ИЛИ-НЕ 15. Выход элемента ИЛИ-НЕ 15 и инверсный выход регистра 19 неисправности соединены с соответствующими входами элемента И-НЕ 22, выход которого соединен с информационным входом регистра 19 неисправности и  вл етс  контрольным выходом 65 узла 8 микропрограммного управлени . Синхронизирующий вход 68 узла 8 микропрограммного управлени  соединен со стробирующим входом регистра 19 неисправности, а адресный и информационный 62 входы - с соответствующими входами блока 14 оперативной пам ти, Отказоустойчива  вычислительна  система работает следующим образом, По начальной команде запроса, поступающей через магистральные линии 27-29 св зи, процессор 7 блока 4 уп .равлени  выходит на операцию начальной загрузки блока 6 пам ти и блока 14 оперативной пам ти, в которые загружаютс  программа контрол  или диспетчера основных задач iзависит от режима.работы - проверка или вычр1сление ) , а также таблица распределени  задач по процессорам 2 и блокам 3 пам ти. Начальна  информаци  может загружатьс  как с периферий-, ных устройств, так и из блока 1 системной пам ти. После загрузки программы диспетчера блоки 4 управлени  в синхронном режиме приступают к загрузке массивов Программы и данных из блока 1 системной пам тр в блоки 3 пам ти с последовательным выводом процессоров 2 на программу. Блоки 4 управлени  формируют адреса.информации и управл ющие сигналы выборки дл  системного блока 1 пам ти, а дл  первых блоков 3 пам ти формируют индивидуальные управл ющие сигналы записи. Если несколько процессоров 2 назначены на работу в режим ре зервного счета, то блок 4 управлени  посылает при текущем адресе индивидуальные сигналы сразу во все блоки 3 пам ти, процессоры 2 которых будут работать в режиме резервного счета одной и той же задачи. При этом узел 8 микропрограммного управлени  формирует физические (индивидуальные ) сигналы обращени . По окон чании записи исходных массивов процессоры 7 блоков 4 управлени  формируют и посылают в управл ющие шины сигналы прерывани . По этим сигналам соответствующие процессоры 2 опрашивают фиксированную  чейку своих блоков 3 пам ти, в которой блок 4 управлени  сформировал адрес начала программы. После вывода процессора 2 на прог рамму блок 4 управлени  контролирует продолжительность исполнени  задани  процессорами 2. По окончании решени  или при необходимости получени  данных процессор 2 формирует. код в фиксированной  чейке своего блока 3. пам ти, а на управл ющую шину выставл ет сигнал запроса. Сигналы запроса поступают на вход блока 5 св зи, который формирует сигнал требовани . Блок 4 управлени  п© этому сигналу опрашивает фиксированную  чейку соответствующего блока 3 пам  ти, обнул ет ее и обеспечивает пере дачу данных и команд из системного блока 1 пам ти или между блоками 3 пам ти, причем работа с блоками 3 пам ти через магистральные св зи осуществл етс  без прерывани  работы процессора 2, который обращаетс  в блок 3 пам ти по второг 1у входу. Адр са информации списывани  из одного, блока 3 пам ти и записи в другой формирует блок 4 управлени . Если несколько процессоров 2 работают в режи.ме резервного счета, то инфорМсщи  вводитс  во. все резервные бло ки 3 пам ти. При одновременном обра щении блока 4 управлени  и процессо . ра 2 к разным модул м блока 3 пам ти они обслуживаютс  одновременно, В случае обращени  их к одному моду лю блока 3 пам ти приоритет обслужи вани  представл етс  блоку 4 управлени  с приостановом работы процес сора 2 на один такт. Одновременно с передачей данных блок 4 управлеВИЯ ведет контроль, дл  чего процессор 7 ведет суммирование передав.аелвлх слов и в конце сравнивает с конт рольной суммой, подготовленной дл  данного массива соответствующим процессором 2 в блоке 3 пам ти. При возникновении отказа блока 3 пам ти или процессора 2 сигнал с их контрольного выхода поступает на контрольные входы 46 в блок 4 управлени  на узел 8 микропрограммного управлени . Сигналы о неисправности процессора 2 или блока 3 пам ти ксируютс  регистрои 19 неисправности и поступают на входаа элемента ИЛИ 21, сигнал с выхода 56 которого вызывает прерывание блока 4 управлени . После прин ти  блоком 4 управлени  информации с регистра по соответствующему сигналу ос5лцествл етс  сброс регистра 19 неисправности. Блок 4 управлени  осуществл ет восстановление отказавшего процессора 2 или блока 3 пам ти перезаписью данных из правильно работающего резервного блока 3 Псш ти, Если отказ не устран етс , т.е. оказалс  неисправностью, то содержимое регистра 19 неисправности переписываетс  в сдвигающий регистр 20, разрешаетс  его сдвиг и соответствующими счетчиками 17 и 18 определ етс  код очередной неисправности и код физического адреса неисправного блока, которые служат дополнением к базовому адресу, поступающему из блока 14 оперативной пам ти , адрес которой соответствует математическому номеру задачи, поступающему по адресной шине при выполнении очередной команды. На ылходе блока 26 долговременной . формируетс  скорректированный код обращени  к блокам 3 пам ти. Таким образом, распределение задач , загрузки программ, обмен данными осуществл етс , только блоками управлени , которые троированы. Поэтому отказ одного из них или одного из N первых процессоров с их блоками пам ти не приводит к отказу сис-темы , хот  производительность снижаетс . Нсшичие N процессоров с блоками пам ти, работающими в безотказном режиме, обеспечит в пределе повышение производительности в N раз. Это позвол ет ликвидировать пиковые вычислительные перегрузки, при которых неравномерность загрузки во времени достигает 8-10 раз. Кроме того, на участках с пониженной вычислительной нагрузкой можно увеличить надежность системы за счет включени  групп процессоров в режим резервного счета. Такое построение системы позвол ет организовать гибкое перераспределение надежности и производительности в процессе работы, что повыша. ет эффективность системы.

«7

«

3IL

Ж

3t

p:

Ж

ж

S3 f$ 47 W «J «

ttlllll

иг. 3

Claims (2)

1. (5 4) 1, ОТКА ЗОУСТОЯЧИБАЯ ВЫЧИСЛИТЕЛЬНА Я СИСТЕМА, содержащая системный блок памяти, N первых процессоров, к информационным а управляющим входам и выходам каждого из которых подключены соответствующие выходы и входы одного из N первых блоков памяти, отличающаяся тем, что, с целью повышения надежности н производительности, она содержит блок связи и три блока управления, каждый из которых содержит второй процессор, второй блок памяти, мультиплексор, четыре мажоритарных элемента и узел микропрограммного управления, информационные входы-выходы первых блоков памяти подключены через три информационные магистрали к соответствующим входам - выходам системного блока памяти и блока связи, три выхода обращения которого подключены к трем входам обращения каждого из первых блоков памяти, у которых выходы подключены соответственно к первой группе входов готовности блока связи, выходы запросов первых процессоров подключены соответственно к входам запросов блока связи, вторая группа входов готовности которого подключена соответственно к выходам системного блока памяти,/ каждый из трех входов обращения блока связи подключен к выходу обращения соответствующего узла микро программного управления, адресный вход каждого из которых соединен с адресным выходом второго процессора данного блока управления и подключен к адресным входам системного блока памяти и первых блоков памяти, у которых входы переключений соединены соответственно с выходами переключений вторых процессоров, у которых выхода обращения подключены к входам обращения системного блока памяти, выходы прерываний - к входам прерываний первых процессоров, контрольные выходы которых и контрольные выходы первых блоков памяти подключены соот ветственно к контрольным входам узлов микропрограммного управления, выходы g требований и останова блока связи подключены к входам требований и ГЛ останова вторых процессоров, синхровизирующий выход каждого из которых Е__ подключен к соответствующему сннхро+ низируйцему входу блока связи ,причем:· S te каждом блоке управления первый уп'г равляквдий выход второго процессора. ' подключен к управляющему входу второ· го блока памяти, выход прерывания узла микропрограммного управления подключен к первому входу мажоритарного элемента, подключенного выходом к первому входу второго процессора, к второму’входу которого подключен ж— выход второго мажоритарного элемента,’ подключенного первым входом к выходу мультиплексора, первый вход которого подключен к выходу второго блока памяти, второй и третий входа которого подкдачены соответственно к информационному выходу и выходу запросов блока связи, четвертый вход - к конт· рольному выходу узла микропрограммного управления, первый и второй управляющие входы которого и первый и второй управляющие входа мультиплексора подключены соответственно к второй группе управляющих выходов .1077070 второго процессора, третья группа управляющих выходов которого подклю· чейа к управляющим входам блока связи, адресный выход второго процессора подключен к первому входу третьего мажоритарного элемента, выход которого подключен к адресному входу второго блока памяти, соединенного информационным входом с информационными входах» узла микропрограммного управления, блока связи и выходом четвертого мажоритарного элемента, первый вход которого подключен к информационному выходу второго процессора, синхронизирующим выходом подключенного к синхронизирующему входу узла микропрограммного управления, вторые и третьи входы мажоритарных элементов соединены соответственно с первыми входами одноименных мажоритарных элементов соседнего блока управления.
2. 2. Система по π. 1, отличающаяся тем, что узел микропрограммного управления содержит блок оперативной памяти, элемент ИЛИ—НЕ, элемент НЕ, два счетчйка, регистр неисправности, регистр сдвига, элемент ИЛИ, элемент И—НЕ, три элемента И и блок долговременной памяти, причем первый вход первого элемента И, управляющие входы блоков оперативной и долговременной памяти и стробирующий вход регистра сдвига подк. Лючены соответственно к первым управля- . Кхцим входам узла, входы обнуления счет чиков, регистра неисправности и регистра сдвига подключены к вторым управляющим входам узла микропрограммного управления, выход обращения которого является выходом первого элемента И, второй вход которого соединен с выходом блока долговременной памяти, адресный вход которого соединен с выходом блока оперативной памяти и 'выходами первого и второго счетчиков, стробирующие входы которых соединены соответственно с выходами второго и ^третьего элементов и, первые входы которых соединены со стробирующим входом регистра сдвига, второй вход третьего элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом второго элемента Ии выходом регистра сдвига, информационный вход которого соединен соответственно с выходом регистра неисправности и входом элемента ИЛИ, выход которого является выходом прерывания узла, контрольные входы которого соединены с входами элемента ИЛИ—НЕ, выход которого и инверсный выход регистра неисправности соединены с соответствующими входах» элемента И—НЕ, выход которого соединен с информационным входом регистра неисправности и является контрольным выходом узла, синхронизирующий вход которого соединен со стробирующим входом регистра неисправности, а адресный и информационный входы - с соответствующих»! входами блока оперативной памяти.