RU174640U1 - Отказоустойчивый цифровой преобразователь информации для управления дискретными процессами - Google Patents

Отказоустойчивый цифровой преобразователь информации для управления дискретными процессами Download PDF

Info

Publication number
RU174640U1
RU174640U1 RU2017120753U RU2017120753U RU174640U1 RU 174640 U1 RU174640 U1 RU 174640U1 RU 2017120753 U RU2017120753 U RU 2017120753U RU 2017120753 U RU2017120753 U RU 2017120753U RU 174640 U1 RU174640 U1 RU 174640U1
Authority
RU
Russia
Prior art keywords
inputs
block
input
outputs
majorizing
Prior art date
Application number
RU2017120753U
Other languages
English (en)
Inventor
Игорь Валерьевич Егоров
Виктор Федорович Мелехин
Original Assignee
Федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский политехнический университет Петра Великого"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский политехнический университет Петра Великого" filed Critical Федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский политехнический университет Петра Великого"
Priority to RU2017120753U priority Critical patent/RU174640U1/ru
Application granted granted Critical
Publication of RU174640U1 publication Critical patent/RU174640U1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K10/00—Arrangements for improving the operating reliability of electronic equipment, e.g. by providing a similar standby unit

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Quality & Reliability (AREA)
  • Software Systems (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

Полезная модель относится к отказоустойчивым цифровым преобразователям информации для управления дискретными процессами. Технический результат заключается в повышении надежности преобразователя. Указанный результат достигается за счет применения отказоустойчивого цифрового преобразователя информации для управления дискретными процессами, который содержит мажорирующий блок, и конечный автомат с памятью, включающий входную комбинационную схему, блок памяти, выходную комбинационную схему и цепь обратной связи, подключенную ко входу входной комбинационной схемы. В качестве блока памяти установлен троированный блок, и выходы каждого экземпляра троированного блока подключены к входам мажорирующего блока, выходы которого подключены ко входам входной комбинационной схемы и по цепи обратной связи со входами входной комбинационной схемы, мажорирующий блок содержит два элемента задержки, выходы которых подключены к двум экземплярам троированного блока памяти, а их входы подключены к внешнему входу синхронизации, мультиплексор, входы которого подключены к выходам входной комбинационной схемы и к выходам мажорирующего блока, а выход подключен к входам блоков памяти, и блок регистрации ошибок, входы которого подключены к выходам мажорирующего блока и внешнему входу синхронизации.

Description

Полезная модель относится к вычислительной технике и может быть использована при проектировании и производстве отказоустойчивых цифровых интегральных микросхем.
Известна отказоустойчивая цифровая вычислительная система. Она состоит из сети отказоустойчивых цифровых преобразователей информации [Jacob A. Abraham, Daniel P. Siewiorek. Алгоритм для точной оценки надежности сетей с троированными модулями // IEEE Научные труды по вычислительной технике. 1974. Vol. C-23. N 7. Р. 682–692. стр. 687, Fig. 5].
Цифровой преобразователь информации в данной сети включает троированные функциональные модули и троированные мажорирующие блоки. Входы мажорирующих блоков подключены к внешним входам преобразователя. Выходы мажорирующих блоков подключены к входам функциональных модулей. Выходы функциональных модулей поданы на выход преобразователя. Недостатками данной структуры являются низкая надежность при условии частого возникновения восстанавливаемых отказов в функциональных модулях (искажений данных в блоках памяти модулей) и чрезмерная структурная избыточность.
Известен автомат Мура со схемной логикой, используемый в качестве функционального модуля в структуре отказоустойчивого преобразователя информации и состоящий из входной комбинационной схемы (КС1), блока памяти (Память автомата) и выходной комбинационной схемы (КС2). [Бабич Н. П., Жуков И. А. Компьютерная схемотехника. Методы построения и проектирования, Киев: МК-Пресс, 2004. – 575 с. стр. 265, рис. 8.7] Информационные входы автомата (x1,...xm) подключены к входам КС1. Выходы КС1 подключены к входам блока памяти. Выходы блока памяти соединены со входами КС2 и со входами КС1. Выходы КС2 соединены с внешними выходами автомата (y1,...ym). Недостатками данной структуры являются низкая надежность при частых искажениях бит данных, хранящихся в блоке памяти конечного автомата, и отсутствие встроенных средств для регистрации искажений данных в блоке памяти, произошедших в ходе эксплуатации автомата. Искажения такого рода характерны, в частности, при работе устройства в условиях повышенной радиации.
Известна структура отказоустойчивого преобразователя информации, выбранная за прототип. [Jacob A. Abraham, Daniel P. Siewiorek. Алгоритм для точной оценки надежности сетей с троированными модулями // IEEE Научные труды по вычислительной технике. 1974. Vol. C-23. N 7. Р. 682–692. стр. 687, Fig. 5]. Преобразователь состоит из трех мажорирующих блоков, выходы которых соединены со входами соответствующих одинаковых функциональных модулей. Каждый модуль является конечным автоматом с памятью, который содержит входную комбинационную схему, выход которой соединен с блоком памяти, выходы которого в свою очередь соединены со входами выходной комбинационной схемы и входами входной комбинационной схемы цепью обратной связи. Блок памяти состоит из цифровых устройств типа «триггер». Недостатком преобразователя является слабая защищенность устройства от периодических искажений бит данных, хранящихся в блоках памяти конечного автомата, что приводит к недостаточной надежности преобразователя. Другим недостатком прототипа является отсутствие в нем средств регистрации отказов, произошедших в элементах преобразователя, что мешает определению уровня работоспособности устройства и степени деградации его элементов.
Техническая проблема заключается в повышении надежности и регистрации отказов элементов преобразователя.
Для решения технической проблемы предложен отказоустойчивый цифровой преобразователь информации для управления дискретными процессами. Преобразователь содержит конечный автомат с памятью, включающий входную комбинационную схему, блок памяти, выходную комбинационную схему и цепь обратной связи, подключенную к входу входной комбинационной схемы. В качестве блока памяти установлен троированный блок, а выходы каждого экземпляра троированного блока подключены к входам мажорирующего блока, выходы которого подключены к входам входной комбинационной схемы и по цепи обратной связи соединены со входами входной комбинационной схемы. Преобразователь также содержит два элемента задержки, мультиплексор и блок регистрации ошибок. Входы элементов задержки подключены к внешнему входу синхронизации, а их выходы подключены к входам синхронизации двух экземпляров троированного блока памяти. Входы мультиплексора подключены к выходам входной комбинационной схемы и к выходам мажорирующего элемента, а его выход подключен к входам блоков памяти. Входы блока регистрации ошибок подключены к выходам мажорирующего элемента и внешнему входу синхронизации. Для блокировки распространения мягких отказов (искаженных данных в блоке памяти) блок памяти заменен на три аналогичных экземпляра, а выходы каждого экземпляра подключены к мажорирующему блоку. Это позволяет блокировать прохождение мягкого отказа экземпляра блока памяти на выход мажорирующего блока и, следовательно, на выход преобразователя. Выход мажорирующего блока подключается ко входам выходной комбинационной схемы, а также по цепи обратной связи ко входам входной комбинационной схемы. Информация на входы всех трех экземпляров блока памяти подается через мультиплексор, коммутирующий выходы входной комбинационной схемы (в штатном режиме работы преобразователя) и выходы мажоритарного элемента с выходов блоков памяти (если преобразователь работает в режиме временной остановки). Это обеспечивает выставление на каждом такте работы корректных данных на входы экземпляров блока памяти (и, следовательно, периодическое восстановление их состояния), если хотя бы два экземпляра блока памяти хранят неискаженные данные. Другим источником мягкого отказа может быть возникновение ложного импульса на выходе входной комбинационной схемы, связанном с блоком памяти. Эти импульсы опасны, если попадают во временной интервал записи данных блоком памяти. Для блокирования этого источника отказов в преобразователе в линию передачи синхроимпульсов, подключенную ко второму и третьему экземпляру блока троированной памяти, добавлены элементы задержки. Благодаря этому, моменты записи входных данных в экземпляры блока памяти оказываются смещены относительно друг друга. Если продолжительность ложного импульса достаточно мала, то он запишется только в один экземпляр блока памяти, а к моменту записи в два других экземпляра успеет затухнуть, и состояние этих двух экземпляров останется корректным. В преобразователе реализован механизм сбора статистики возникновения отказов. Для обнаружения некорректных данных, хранящихся в блоке памяти автомата, в мажорирующем блоке, подключенном к выходам блока памяти, реализуется цифровая схема, формирующая сигнал «ошибка» в случае, если не во всех трех экземплярах блока памяти хранятся одинаковые данные.
Для регистрации и подсчета количества отказов в структуру автомата введен блок регистрации ошибок, хранящий цифровой код, соответствующий числу возникших отказов в блоке памяти за время работы. Цифровая схема, реализующая блок регистрации ошибок, отвечает за увеличение этого значения при поступлении положительного сигнала "ошибка" на вход блока регистрации ошибок (к примеру, для этой цели может использоваться стандартный счетчик К1533ИЕ10, к которому целесообразно применять подход к защите от искажений хранимых данных, аналогичный использованному для блока памяти). Отказоустойчивый цифровой преобразователь информации для управления дискретными процессами состоит из (Фиг.1):
• троированного блока памяти П, состоящего из экземпляров П1, П2, П3 – 1;
• входной комбинационной схемы КС1 – 2;
• выходной комбинационной схемы КС2 – 3;
• блока мажорирования М1 – 4;
• мультиплексора MUX – 5;
• блока регистрации ошибок БРО – 6;
• элементов задержки τ1, τ2 – 7.
Преобразователь имеет входы для информационных сигналов X, тактовых импульсов синхронизации C, начальной установки R, разрешения работы ENA, сброса БРО RБРО и выходы для информационных сигналов Y и значения количества произошедших отказов O.
Отказоустойчивый цифровой преобразователь информации для управления дискретными процессами функционирует следующим образом.
При функционировании в рабочем режиме (задается соответствующим значением входного сигнала ENA, например, 1) комбинационная схема КС1 на каждом такте поступающего со внешнего входа C синхроимпульса определяет код очередного состояния автомата Φп, который подается на информационные входы экземпляров П1, П2, П3 блока памяти П через мультиплексор MUX. Моменты записи кода состояния определяются сигналом синхронизации C (к примеру, запись происходит при спаде C). Входы синхронизации двух экземпляров блока памяти подключены через различные элементы задержки. Когда на выходе КС1 появляется кратковременный ложный импульс в момент записи данных одним из экземпляров блока памяти, то к началу записи данных в остальные экземпляры ложный импульс затухает, и их состояние остается корректным. Данные с выходов всех экземпляров блока памяти подаются на вход блока мажоририования M1, содержащий s (где s – разрядность П1, П2, П3) мажоритарных элементов. Искаженные данные одного из экземпляров блока памяти (вследствие ложного импульса с выхода КС1 либо при непосредственном искажении бита данных в блоке памяти) не проявляются на выходе Q блока M1, а корректные данные с выходе Q передаются по цепи обратной связи на входы КС1, что на следующем такте обеспечивает перезапись данных во всех экземплярах блока памяти корректными. Также сигнал с выхода Q подается на вход КС2, преобразующей его в полезный выходной сигнал преобразователя Y. Блок M1 дополнительно содержит цифровую схему, реализующую логическую функцию выявления отказа, например
Figure 00000001
.
Сигнал E подается на вход блока регистрации ошибок БРО, который, в свою очередь, увеличивает хранящееся в нем число зарегистрированных ошибок и передает это значение на выход автомата O. Для реализации БРО может использоваться, к примеру, элемент, соответствующий стандартному счетчику К1533ИЕ10. В случае данной реализации, при подаче на вход БРО сигнала E=1, в каждом экземпляре счетчика по спаду С прибавляется 1.
Другим режимом работы преобразователя является стартстопный режим (задается соответствующим значением входного сигнала ENA, например, 0). В этом режиме запись данных в экземпляры блока памяти с выхода КС1 запрещена, и их состояние остается неизменным. Если данные в П1, П2 или П3 искажаются (например, из-за попадания заряженной частицы непосредственно в экземпляр блока памяти), то M1 блокирует распространение этого искажения, обеспечивая корректность данных на выходе Q. MUX коммутирует сигналы с выхода Q на информационные входы П1, П2, П3, что приводит к перезаписи данных в П1, П2, П3 корректными на каждом такте. Регистрация искажения данных П1, П2, П3 в БРО происходит так же, как и при функционировании преобразователя в рабочем режиме.
Таким образом, отказоустойчивый цифровой преобразователь информации для управления дискретными процессами, имеющий в составе модуль типа "конечный автомат с памятью", при работе в условиях периодического искажения бит данных в блоках памяти автомата, обладает повышенной надежностью, а также позволяет регистрировать отказы, произошедшие во время эксплуатации.

Claims (1)

  1. Отказоустойчивый цифровой преобразователь информации для управления дискретными процессами, содержащий мажорирующий блок и конечный автомат с памятью, включающий входную комбинационную схему, блок памяти, выходную комбинационную схему и цепь обратной связи, подключенную ко входу входной комбинационной схемы, отличающийся тем, что в качестве блока памяти установлен троированный блок, и выходы каждого экземпляра троированного блока подключены к входам мажорирующего блока, выходы которого подключены ко входам входной комбинационной схемы и по цепи обратной связи со входами входной комбинационной схемы, кроме того, он дополнительно содержит два элемента задержки, выходы которых подключены к двум экземплярам троированного блока памяти, а их входы подключены к внешнему входу синхронизации, мультиплексор, входы которого подключены к выходам входной комбинационной схемы и к выходам мажорирующего блока, а выход подключен к входам блоков памяти, и блок регистрации ошибок, входы которого подключены к выходам мажорирующего блока и внешнему входу синхронизации.
RU2017120753U 2017-06-14 2017-06-14 Отказоустойчивый цифровой преобразователь информации для управления дискретными процессами RU174640U1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2017120753U RU174640U1 (ru) 2017-06-14 2017-06-14 Отказоустойчивый цифровой преобразователь информации для управления дискретными процессами

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2017120753U RU174640U1 (ru) 2017-06-14 2017-06-14 Отказоустойчивый цифровой преобразователь информации для управления дискретными процессами

Publications (1)

Publication Number Publication Date
RU174640U1 true RU174640U1 (ru) 2017-10-24

Family

ID=60154099

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017120753U RU174640U1 (ru) 2017-06-14 2017-06-14 Отказоустойчивый цифровой преобразователь информации для управления дискретными процессами

Country Status (1)

Country Link
RU (1) RU174640U1 (ru)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1077070A1 (ru) * 1981-03-16 1984-02-29 Предприятие П/Я В-2969 Отказоустойчива вычислительна система
US4941087A (en) * 1986-09-19 1990-07-10 Asea Aktiebolag System for bumpless changeover between active units and backup units by establishing rollback points and logging write and read operations
US20030202388A1 (en) * 2002-04-25 2003-10-30 Victor Koretsky Integrated circuit having redundant, self-organized architecture for improving yield
RU2439674C1 (ru) * 2010-07-02 2012-01-10 Федеральное государственное унитарное предприятие "Московское опытно-конструкторское бюро "Марс" (ФГУП МОКБ "Марс") Способ формирования отказоустойчивой вычислительной системы и отказоустойчивая вычислительная система

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1077070A1 (ru) * 1981-03-16 1984-02-29 Предприятие П/Я В-2969 Отказоустойчива вычислительна система
US4941087A (en) * 1986-09-19 1990-07-10 Asea Aktiebolag System for bumpless changeover between active units and backup units by establishing rollback points and logging write and read operations
US20030202388A1 (en) * 2002-04-25 2003-10-30 Victor Koretsky Integrated circuit having redundant, self-organized architecture for improving yield
RU2439674C1 (ru) * 2010-07-02 2012-01-10 Федеральное государственное унитарное предприятие "Московское опытно-конструкторское бюро "Марс" (ФГУП МОКБ "Марс") Способ формирования отказоустойчивой вычислительной системы и отказоустойчивая вычислительная система

Similar Documents

Publication Publication Date Title
US7274235B2 (en) Electronic circuitry protected against transient disturbances and method for simulating disturbances
US4996687A (en) Fault recovery mechanism, transparent to digital system function
US10678634B2 (en) Method and apparatus of using parity to detect random faults in memory mapped configuration registers
US8375366B2 (en) Embedding event information in the timing stream
US10013581B2 (en) Detection of fault injection attacks
US7209058B2 (en) Trace receiver data compression
US7721263B2 (en) Debug event instruction
US20070285288A1 (en) High Speed Data Recording With Input Duty Cycle Distortion
US7594150B2 (en) Fault-tolerant architecture of flip-flops for transient pulses and signal delays
JP6968234B2 (ja) 相対遅延を伴うフリップフロップを用いてデータサンプリング完全性チェックを行う電子デバイスおよびその方法
Kundu et al. Self-checking comparator with one periodic output
US7562259B2 (en) Distributed depth trace receiver
Fiorin et al. Fault-tolerant network interfaces for networks-on-Chip
US4059749A (en) Digital monitor
RU174640U1 (ru) Отказоустойчивый цифровой преобразователь информации для управления дискретными процессами
US7626415B1 (en) Method and apparatus for configuring an integrated circuit
Matrosova et al. A fault-tolerant sequential circuit design for SAFs and PDFs soft errors
Carvalho et al. Enhancing I2C robustness to soft errors
US20060279443A1 (en) Trading Off Visibility for Volume of Data When Profiling Memory Events
US7676697B2 (en) Using a delay line to cancel clock insertion delays
US7555682B2 (en) Distributed width trace receiver
Bastos et al. A new bulk built-in current sensor-based strategy for dealing with long-duration transient faults in deep-submicron technologies
US7827455B1 (en) System and method for detecting glitches on a high-speed interface
US20030056170A1 (en) Radiation hard divider via single bit correction
US8526558B1 (en) Recursive range controller