SU752342A1 - Мультипроцессорна вычислительна система - Google Patents

Description

Изобретение относится к вычисли- тельной технике и может быть использовано при проектировании высокопроизводительных и высоконадежных вы- с числительных систем.

Использование при разработке систем, работающих в реальном масштабе времени, многопроцессорных структур с магистральной организацией |θ взаимодействия различных функциональных модулей системы, снабженных индивидуальными источниками синхросигналов, позволяет гибко’ наращивать вычислительные ресурсы системы и ее надежность в зависимости от конкрет- '5 ного вида решаемых задач. При этом возникают большие трудности в организации обменов информацией между несинхронно работающими модулями системы и контроля исправности резервированных модулей.

Известны многопроцессорные системы, имеющие множество процессоров цифровых данных, работающих с помощью индивидуальных связей с общей памятью. Каждый процессор имеет свое собственное тактирующее устройство. Средства синхронизации выбороч’. но используют какой-либо из индивиду- _ альных тактирующих устройств для син-^зи хронизации связи этого или любого другого процессора с общей памятью £1] . Недостатками таких систем являются большие затраты времени из-за· конфликтов при обращении процессоров к общей памяти, и невозможность оперативного контроля исправности процессоров при резервировании. Это нё позволяет произвольно наращивать число процессоров системы.

Известна система синхронизации, предназначенная для нескольких центральных процессоров (ЦП), связанных во время работы с удаленной быстродействующей буферной памятью (ББП). В каждом из ЦП имеется генератор синхросигналов, генерирующий несинхронизировэнные относительно других генераторов синхросигналы. Длительность импульсов, вырабатываемых различными генераторами, одинакова. В состав многопроцессорной системы входит несколько устройств ввода-вывода. ББП сообщается с устройствами ввода-вывода и центральными процессорами с целью приема от них запросов на ввод или вывод информации. В состав логических средств системы синхронизации входят управляющие вентили, определяющие какой генератор синхросигналов должен быть связан с центральными процессорами, устройствами ввода-вывода и ББП. Кроме того, логические устройства осуществляют выработку нескольких синхросигналов, 'засинхронизированных один относительно другого. Каждый из ,этих синхросигналов по отдельной ’линии связи подается в одно из устройств ввода-вывода, в ЦП и в ББП {2].

Недостатком данной системы является отсутствие возможности непосред ственного межпроцессорного обмена и введения резервирования.

Недостатками таких вычислительных систем являются наличие централизованной памяти, снижающей надежность системы, затраты оборудования на организацию этой Памяти и невозможность оперативно контро-. лировать процесс обработки сообщений и управлять синхронизмом работы устройства.

Цель изобретения - повышение надежности.

Указанная цель достигается тем, что в известную многопроцессорную вычислительную систему, содержащую η процессоров, η блоков памяти, η тактовых генераторов, η блоков, сопряжения, первые входы-выходы которых соединены между собой через адресно-информационную магистраль, выход i-ro процессора (i = Ι,'η) подключен к первому входу i-ro блока сопряжения, выход i-ro тактового генератора соединен с первым входом i-ro процессора и первым входом i-ro блока памяти,введены η устройств управления синхронизаций, каждое из которых содержит блок памяти номера, блок сопряжения с памятью, блок синхронизации, коммутатор и блок, контроля, причем вторые входывыходы η блоков сопряжения соединены через адресно-информационную магистраль с входами-выходами блоков памяти номера, первыми входамивыходами блоков сопряжения с памятью, первыми входами коммутаторов и первыми входами блоков контроля каждого из η устройств управления синхронизацией, выход i-ro блока сопряжения соединён со входом блока памяти номера и первым входом блока синхронизации i-ro устройства управления,синхронизацией, первый выход блока синхронизации i-ro устройства управления синхронизацией подключен ко второму входу i-ro процессора, второй выход блока синхронизации i-ro устройства управления синхронизацией соединен шиной прерывания с третьими входами η процессоров, третий выход каждого блока синхронизации соединен со вторым входом соответствующего блока контроля и шиной ответа соединен со вторым входом всех остальных блоков контроля, четвертый выход блока синхронизации i-ro устройства управления синхронизацией соединен go вторым входом коммутатора и первым входом блока сопряжения с памятью того же устройства управления синхронизацией и вторым входом i-ro блока сопряжения, четвертый выход блока памяти номера соединен с третьим входом коммутатора, второй выход блока памяти номера подключен ко второму входу блока сопряжения с памятью и второму входу блока сопряжения, третий вход которого соединен с первым выходом коммутатора, четвертый вход которого подключен к первому, выходу блока сопряжения с памятью, второй выход коммутатора соединен с третьим входом блока контроля, выход которого подключен к пятому входу блока синхронизации, второй вход-выход блока сопряжения с памятью i-ro устройства управления синхронизацией соединен с выходом-входом i-ro блока памяти, второй выход блока сопряжения с памятью i-ro устройства управления синхронизацией подключен ко второму входу i-ro блока памяти, третий выход блока сопряжения с памятью i-ro устройства управления синхронизацией соединен с четвертым входом блока контроля и пятым входом блока сопряжения того же устройства управления синхронизацией и третьим входом i-ro блока памяти, выход i-ro процессора соединен с шестым входом блока синхронизации и пятым входом блока контроля i-ro устройства управления синхронизацией, выход i-ro тактового генератора подключен к седьмому входу блока синхронизации i-ro ’ устройства управления синхронизацией, при этом вход-выход коммутатора i-ro устройства управления синхронизацией соединен с третьим входом-выходом i-ro блока сопряжения и входом-выходом i-ro процессора.

Это позволяет осуществлять оперативный контроль передаваемой по адресно-информационной.магистрали информации и периодически устранять рассогласования между процессорами, возникающие из-за несинхронной работы автономных тактирующих генераторов .

Функциональная схема устройства асинхронного взаимодействия модулей в многопроцессорной вычислительной системе показана на чертеже.

Устройство содержит процессор 1, блок 2 сопряжения, адресно-информационную магистраль 3, блок 4 памяти, устройство 5 управления синхронизацией, тактирующий генератор 6, блок 7 контроля, блок 8 синхронизации, шину 9 прерываний, шину 10 ответа на запрос, блок 11 памяти номера, коммутатор 12, блок 13 сопряжения с памятью.

Работа системы производится следующим образом.

Блоки 5 обеспечивают временное согласование выполнения на асинхронно работающих блоках системы таких задач реального масштаба времени, для решения которых требуется одновременная обработка на разных процессорах различной информации, принятой (снятой с датчиков) в один и тот же момент времени; одновременное окончание некоторых программ (например, программ выдачи высших команд); дублированная работа процессоров и модулей общей памяти для обеспечения надежности системы.

В каждрм из перечисленных случаев' в блоки 11 тех блоков системы, действия которых должны быть точно согласованы по времени, записывается одинаковый математический номер. Один из блоков памяти, имеющий один математический номер, назначается ведущим, а остальные - дублерами (напарниками). Информация об этом также хранится в блоке 11.

Устройство 5 управления синхронизацией включается в работу при обмене информацией через магистраль 3. Пусть блок 2 сопряжения выработал сигнал разрешения обмена одному из процессоров системы. Этот процессор назовем ведущим. Любой обмен через магистраль начинается с фазы поиска процессора-дублера, т.е. процессора, имеющего математический номер, одинаковый с ведущим.

По сигналу с управляющего выхода блока 2 сопряжения блок 11 ведущего процессора посылает код математического номера в магистраль 3. Через магистраль. 3 этот код передается на второй информационный вход блоков 7 контроля тех процессоров, которые выставили запрос на обмен. На первый информационный вход блоков 7 подается собственный математический номер процессора через коммутатор 12. Сравнение происходит лишь у тех процессоров, чей математический номер послан в магистраль. Если математические номера сравниваются в блоке 7, то блок 8 вырабатывает сигнал ответа на запрос, который по шине 10 ответа на запрос попадает на все блоки 8. Для тех процессоров, у которых есть сигнал сравнения на выходе блока 7 контроля, блоки 8 одновременно вырабатывают с приходом ответа на запрос сигнал разрешения начала обмена. Этим заканчивается фаза поиска дублера,Таким образом, если между ведущим процессором и дублером имелось рассогласование, возникшее из-за несинхронной работы тактирующих генераторов, оно” будет устранено за счет одновременного появления сигнала разрешения начала обмена. В случае, если это рассогласование превысило допустимую, заранее заданную величину,блок 8 вырабатывает сигнал прерывания, свидетельствующий об аварийной ситуации в системе.

После окончания фазы поиска дублера происходит собственно обмен информацией. Рассмотрим сначала случай обращения с записью информации процессоров одной дублированной группы к блоку памяти другой.

При этом ведущий процессор выдает в магистраль 3 через блок 2 адрес, информацию, признак вывода информации и собственный сигнал синхронизации. Все эти сигналы из магистрали попадают на второй информационный вход блоков 7 контроля ведущего процессора и дублера; на первый информационный вход этого блока через коммутатор 12 поступают аналогичные сигналы непосредственно с информационных выводов ведущего процессора и дублера соответственно. В случае появления на выходе блока 7 сигнала несравнения блок 8 выдает по шине 9 прерываний сигнал прерывания, свидетельствующий о несравнении. Таким образом, с одной стороны проверяется правильность выдаваемой в магистраль информации от ведущего процессора (в блоке 7 при ведущем процессоре), а с другой стороны происходит контроль исправности функционирования ведущего процессора и дублера (в блоке 7 при дублере). Сигнал прерывания поступает по шине 9 на все блоки 8, которые вырабатывают сигналы, запрещающие запись неверной информаций в блоки 4 памяти. Этим устраняется возможность распространения ошибки за пределы неисправного модуля.

Если же сигнал несравнения не был выработан, то при соответствующих блоках памяти блоки 13 сопряжения с памятью дешифрируют адрес из магистрали 3 и пропускают информацию для записи в блок памяти.

При обращении со считыванием информации процессоров одной дублированной группы к блоку памяти устройство 5 управления синхронизацией функционирует следующим образом.

Ведущий процессор посылает в магистраль 3 адрес, признак ввода и собственный сигнал синхронизации. Эти сигналы, как й й предыдущем случае, попадают на соответствующие блоки 7. Если сигнал прерывания не вырабатывается, то соответствующие блоки 13 сопряжения с памятью возбуждают блоки 4 памяти. Информация, считанная из ведущего блока памяти, '752342 в -сопровождении сигнала синхронизации блока памяти поступает через блок 13 в магистраль З.Из магистрали 3 эти сигналы подаются на второй информационный.вход блоков 7 контроля при ведущем блоке памяти и блоке памяти-дублере. На первый информационный вход блока 7 через коммутатор 12 поступает информация непосредственно с блока памяти ведущего и блока памяти—дублера соответственно. При несравнении вырабатывается сигнал прерывания, который через блок 8 запрещает процессорам прием неверной информации. При сравнении проверенная информация поступает в запрашивающие процессоры: в ведущий - через блок 2 сопряжения, в дублер - через коммутатор 12.

Таким образом, устройство управления синхронизацией выполняет следующие функции:

производит подсинхрониэацию работающих под одним и тем математическим номером процессоров, в результате чего рассогласование между этими процессорами при обмене через магистраль не превышает одного такта;

производит контроль исправности блоков сопряжения, блоков сопряжения с памятью и магистрали.

производит контроль исправности процессоров путем сравнения выходной информации дублера и ведущего.

Claims (3)

1. генератор синхросигналов должен бы св зан с центральными процессорами устройствами ввода-вывода и ББП. Кроме того, логические устройства осуществл ют в лработку нескольких синхросигналов, засинхронизироваин один относительно другого. Каждый ,этих синхросигналов по отдельной линии св зи подаетс  в одно из устройств ввода-вывода, в ЦП и в ББП
2. 2. Недостатком данной системы  вл етс  отсутствие возможности непос ственного межпроцессорного обмена и введени  резервировани . Недостатками таких вычислительных систем  вл ютс  наличие центра лизованной пам ти, снижающей надежность системы, затраты оборудовани  на организацию этой Пам ти и невозможность оперативно контро-. лировать процесс обработки сообщений и управл ть синхронизмом работы устройства. Цель изобретени  - повышение надежности . Указанна  цель достигаетс  тем, что в известную многопроцессорную вычислительную систему, содержащую п процессоров, п блоков пам ти, п тактовых генераторов, п блоков, сопр жени , первые входы-выходы которых соединены между собой чере адресно-информационную магистраль, выход i-ro процессора (,i I,) подключен к первому входу i-ro бло ка сопр жени , выход i-ro тактовог генератора соединен с первым входо i-ro процессора и первым входом 1-г6 блока пам ти,введены п устрой управлени  синхронизации, каждое из которых содержит блок пам ти но мера, блок сопр жени  с пам тью, блок синхронизации, коммутатор и блок.контрол , причем вторые входы выходы п блоков сопр жени  соедине ны через адресно-информационную магистраль с входами-выходами блоков пам ти номера, первыми входами выходами блоков сопр жени  с пам тью , первыми входами коммутаторов и первыми входами блоков контр л  каждого из п устройств управлени  синхронизацией, выход i-ro бло ка сопр жени  соединён со входом блока пам ти номера и первым входо блока синхронизации i-ro устройств управлени ,синхронизацией, первый выход блока синхронизации i-ro устройства управлени  синхронизацией подключен ко второму входу 1-го процессора, второй выход блока синхронизации i-ro устройства управлени  синхронизацией соединен шиной прерывани  с третьими входами п процессоров, третий выход каждого блока синхронизации соединен со вторым входом соответствующ го блока контрол  и шиной ответа соединен со вторым входом всех остальных блоков контрол , четвертый выход блока синхронизации i-ro устройства управлени  синхронизацией соединен со вторым входом коммутатора и первым входом блока сопр жени  с пам тью того же устройства управлени  синхронизацией и вторым входом i-ro блока сопр жени , четвертый выход блока пам ти номера соединен с третьим входом коммутатора , второй .выход блока пам ти номера подключен ко второму входу блока сопр жени  с пам тью и второму входу блока сопр жени , третий вход которого соединен с первым выходом коммутатора, четвертый вход которого подключен к первому, выходу блока сопр жени  с пам тью, второй выход коммутатора соединен с третьим входом блока контрол , выход которого подключен к п тому входу блока синхронизации, второй вход-выход блока сопр жени  с пам тью i-ro устройства управлени  синхронизацией соединен с выходом-входом i-ro блока пам ти, второй выход блока сопр жени  с пам тью i-ro устройства управлени  синхронизацией подключен ко второму входу i-ro блока пам ти, третий выход блока сопр жени  с пам тью i-ro устройства управлени  синхронизацией соединен с четвертым входом блока контрол  и п тым входом блока сопр жени  того же устройства управлени  синхронизацией и третьим входом i-ro блока пам ти, выход i-ro процессора соединен с шестым входом блока синхронизации и п тым входом блока контрол  i-ro устройства управлени  синхронизацией , выход i-ro тактового генератора подключен к седьмому входу блока синхронизации i-ro устройства управлени  синхронизацией , при этом вход-выход коммутатора i-ro устройства управлени  синхронизацией соединен с третьим входом-выходом i-ro блока сопр жени  и входом-выходом i-ro процессора. Это позвол ет осуществл ть оперативный контроль передаваемой по адресно-информационной.магистрали информации и периодически устран ть рассогласовани  между процессорами, возникающие из-за несинхронной работы автономных тактирующих генераторов . Функциональна  схема устройства асинхронного взаимодействи  модулей в многопроцессорной вычислительной системе показана на чертеже. Устройство содержит процессор 1, блок 2 сопр жени , адресно-информационную магистраль 3, блок 4 пам ти, устройство 5 управлени  синхронизацией , тактирующий ге:нератор 6, блок 7 контрол , блок 8 синхронизации , шину 9 прерываний, шину 10 ответа на запрос, блок 11 пам ти но мера, коммутатор 12, блок 13 сопр жени  с пам тью. Работа системы производитс  следующим образом. Блоки 5 обеспечивают временное согласование выполнени  на асинхрон но работающих блоках системы таких задач реального масштаба времени, дл  решени  которых требуетс  одновременна  обрабо,тка на разных процессорах различной информации, прин той (сн той с датчиков) в один и то же момент времени; одновременное окончание некоторых программ (напри мер, программ выдачи высших команд) дублированна  работа процессоров н модулей общей пам ти дл  обеспече ни  надежности системы. В каждрм из перечисленных случае в элоки 11 тех блоков системы, действи  которых должны быть точно согласованы по времени, записываетс  одинаковый математический номер. Один из блоков пам ти, имеющий один математический номер, назначаетс  ведущим, а остальные - дублерами (напарниками). Информаци  об этом также хранитс  в блоке 11. Устройство 5 управлени  синхронизацией включаетс  в работу при обмене информацией через магистраль 3. Пусть блок 2 сопр жени  выработал сигнал разрешени  обмена одному из процессоров системы. Этот процессор назовем ведущим. Любой обмен через магистраль начинаетс  с фазы поиска процессора-дублера, т.е. процессора, имеющего математический номер, одинаковый с ведущим. По сигналу с управл ющего выхода блока 2 сопр жени  блок 11 ведущего процессора посылает код математического номера в магистраль
3. 3. Через магистраль. 3 этот код передаето  на второй информационный вход блоков 7 контрол  тех процессоров, которые выставили запрос на обмен. На первый информационный вход блоко 7 подаетс  собственный математический номер процессора через ком .мутатор 12. Сравнение происходит лишь у тех процессоров, чей математический номер послан в магистраль Если математические номера сравнива ютс  в блоке 7, то блок 8 вырабатывает сигнал ответа на запрос, который по шине 10 ответа на запрос попадает на все блоки 8. Дл  тех процессоров, у которых есть сигнал сравнени  на выходе блока 7 контрол блоки 8 одновременно вырабатывают с приходом ответа на запрос сигнал разрешени  начала обмена. Этим заканчиваетс  фаза поиска дублера,Так образом, если между ведущим процесс ром и дублером имелось рассогласов ние, возникшее из-за несинхронной работы тактирующих генераторов, оно будет устранено за счет одновременного по влени  сигнала разрешени  начала обмена. В случае, если это рассогласование превысило допустимую , заранее заданную величину,блок 8 вырабатывает сигнал прерывани , свидетельствующий об аварийной си- туации в системе. После окончани  фазы поиска дублера происходит собственно обмен информацией. Рассмотрим сначала случай обращени  с записью информации процессоров одной дублированной группы к блоку пам ти другой. При этом ведущий процессор ввщает в магистраль 3 через блок 2 адрес, информацию, признак вывода информации и собственный сигнал синхронизации. Все эти сигналы из магистрали попадают на второй информационный вход блоков 7 контрол  ведущего процессора и дублера; на первый информационный вход этого блока через коммутатор 12 поступают аналогичные сигналы непосредственно с информационных выводов ведущего процессора и дублера соответственно. В случае по влени  на выходе блока 7 сигнала несравнени  блок 8 выдает по шине 9 прерываний сигнал прерывани , свидетельствующий о несравнении. Таким образом, с одной стороны провер етс  правильность выдаваемой в магистраль информации от ведущего процессора (в блоке 7 при ведущем процессоре), а с другой стороны происходит контроль исправности функционировани  ведущего процессора и дублера (в блоке 7 при дублере). Сигнал прерывани  поступает по шине 9 на все блоки В, которые вырабатьшают сигналы, запрещающие запись неверной информации в блоки 4 пам ти. Этим устран етс  возможность распространени  ошибки за пределы неисправного модул . Если же сигнал несравнени  не был выработан, то при соответствующих блоках пам ти блоки 13 сопр жени  с пам тью дешифрируют адрес из магистрали 3 и пропускают информацию дл  записи в блок пам ти. При обращении со считыванием информации процессоров одной дублированной группы к блоку пам ти устройство 5 управлени  синхронизацией функционирует следующим образом. Ведущий процессор посылает в магистраль 3 адрес, признак ввода и собственный сигнал синхронизации. Эти сигналы, как и б предыдущем случае , попадают на соответствующие блоки 7. Если сигнал прерывани  не .вырабатываетс , то соответствующие блоки 13 сопр жени  с пам тью возбуждают блоки 4 пам ти. Информаци , считанна  из ведущего блока пам ти, в .сопровождении сигнала синхронизации блока пам ти поступает через блок 13 в магистраль З.Из магистрали 3 эти сигналы подаютс  на второй информационный,вход блоков 7 контрол  при ведущем блоке пам ти и блоке пам ти-дублере. На первый информационный вход блока 7 через коммутатор 12 поступает информаци  непосред ственно с блока пам ти ведущего и блока пам ти-дублера соответственно При несравнении вырабатываетс  сигнал прерывани , который через блок 8 запрещает процессорам прием неверной информации. При сравнении проверенна  информаци  поступает в запрашивающие процессоры: в ведущий - чер блок 2 сопр жени , в дублер - через коммутатор 12. Таким образом, устройство управлени  синхронизацией выполн ет следующие функции: производит подсинхронизацию работающих под одним и тем математическим номером процессоров, в результате .чего рассогласо вание между этими процессорами при обмене через магистраль не превышает одного такта; производит контроль исправности блоков сопр жени , блоков сопр жени  с пам тью и магистрали. производит контроль исправности процессоров путем сравнени  выходной информации дублера и ведущего. Формула изобретени  Мультипроцессорна  вычислительна система, содержаща  п процессоров, п блоков пам ти, п тактовых генераторов , п блоков сопр жени , г.ег :,ь:е входы-выходы которых соединены межд собой через адресно-информационную магистраль, выход i-ro процессора (,n) подключен к первому входу блока сопр жени , выход i тактового генератора соединен с первым входом i-ro процессора и пер вым входом i-ro блока пам ти, о тличающа с  тем, что, с целью повышени  надежности системы, в нее введены п устройств управлени синхронизации, каждое из которых содержит блок пам ти номера, блок сопр жени  с пам тью, блок синхронизации , коммутатор и блок контрол  причем входы-выходы п блоков сопр жени  соединены через адресноинформационную магистраль с входами выходами блоков пам ти номера, перв ми входами-выходами блоков сопр жени  с пам тью, первыми входами коммутаторов и первыми входами блоков контрол  каждого из п устройств управлени  синхронизацией, выход i-ro блока сопр жени  соединен со входом пам ти номера и первым входом блока синхронизации i-ro устройства управлени  синхронизацией, первый выход блока синхронизации i-ro устройства управлени  синхронизацией подключен ко второму входу i-ro процессора , второй выход блока синхронизации i-ro устройства управлени  синхронизацией соединен шиной прерывани  с третьим входом п процессоров , третий выход каждого блока синхронизации соединен со вторым входом соответствующего блока контрол  и шиной ответа соединен со вторым входом всех остальных блоков контрол , четвертый выход блока синхронизации i-ro устройства управлени  синхронизацией соединен со вторым входом коммутатора и первым входом блока сопр жени  с пам тью того же устройства управлени  синхронизацией и вторым входом i-ro блока сопр жени , четвертый выход блока пам ти номера соединен с третьим входом коммутатора, второй выход блока пам ти номера подключен ко второму входу блока сопр жени  с пам тью и второму входу блока сопр жени , третий вход которого соединен с первым выходом коммутатора, четвертый вход которого подключен к первому выходу блока сопр жени  с пам тью, второй выход коммутатора соединен с третьим входом блока контрол , выход которого подключен к п тому входу блока синхронизации, второй вход-выход блока сопр жени  с пам тью i-ro устройства управлени  синхронизацией соединен с выходомвходом i-ro блока пам ти, второй выход блока сопр жени  с пам тью i-ro устройства управлени  синхронизацией подключен ко второму входу i-ro блока пам ти, третий выход блока сопр жени  с пам тью i-ro устройства управлени  синхронизацией соединен с четвертым входом блока контрол  и п тым входом блока сопр жени  того же устройства управлени  синхронизацией и третьим входом i-ro блока пам ти, выход i-ro процессора соединен с шестым входом блока синхронизации и п тым входом блока контрол  i-ro устройства управлени  синхронизацией, выход i-rd тактового генератора под{ лючен к седьмому входу блока синхронизации i-ro устройства управлени  синхронизацией , при этом вход-выход коммутатора i-ro устройства управлени  синхронизацией соединен с третьим входом-выходом i-ro блока сопр жени  и входом-выходом i-ro процессора. Источники информации, прин тые во внимание при экспертизе 1.Патент США № 3.715.729, кл. 340-172.5, 1974. 2,Патент США 4.021.784, кл. 340-172.5, 1975 (прототип).