JPS5844427Y2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5844427Y2 JPS5844427Y2 JP11152782U JP11152782U JPS5844427Y2 JP S5844427 Y2 JPS5844427 Y2 JP S5844427Y2 JP 11152782 U JP11152782 U JP 11152782U JP 11152782 U JP11152782 U JP 11152782U JP S5844427 Y2 JPS5844427 Y2 JP S5844427Y2
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- Japan
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- processing devices
- bus
- input
- processing
- output
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Description
【考案の詳細な説明】
（ａ） 考案の分野
本考案は複数の処理装置をバス制御回路により接続し、
且つ、共通メモリを接続した情報処理装置に関する。
且つ、共通メモリを接続した情報処理装置に関する。
（ｂ） 従来技術の問題点
従来の電子交換機等における処理システムは、第１図に
示すように単一のプロセッサＣＰＲにより通話路装置Ｓ
Ｗを制御する方式が採られていた。
示すように単一のプロセッサＣＰＲにより通話路装置Ｓ
Ｗを制御する方式が採られていた。
そのため、プロセッサＣＰＲの規模はシステム最大の容
量をもつ必要があり、小規模局等にこのプロセッサＣＰ
Ｒを用いることは経済性の悪いものであった。
量をもつ必要があり、小規模局等にこのプロセッサＣＰ
Ｒを用いることは経済性の悪いものであった。
（ｃ） 考案の目的
本考案の目的は異なる処理装置をバス制御回路により接
続し、且つ、共通メモリを接続することにより、効果的
な情報処理装置を提供することにある。
続し、且つ、共通メモリを接続することにより、効果的
な情報処理装置を提供することにある。
又、本考案の他の目的は小規模プロセッサを複数個使用
することにより、小規模時のシステムの経済性と大規模
時のシステムへの拡張を容易にしたシステム適用範囲を
より拡大した情報処理装置を提供することにある。
することにより、小規模時のシステムの経済性と大規模
時のシステムへの拡張を容易にしたシステム適用範囲を
より拡大した情報処理装置を提供することにある。
（ｄ） 考案の概要
本考案の情報処理装置は、異る処理装置をバスにより接
続し構成を単純化し、更に処理機能を分担することによ
り処理装置間の情報のやりとりを少なくシ、資源管理を
共用メモリで行うことにより、処理装置間の競合をなく
すことを特徴とし、複数の入出力処理装置と、呼処理装
置と、処理装置間を接続するバス制御回路と処理装置間
の情報の送受のための共用メモリより構成される。
続し構成を単純化し、更に処理機能を分担することによ
り処理装置間の情報のやりとりを少なくシ、資源管理を
共用メモリで行うことにより、処理装置間の競合をなく
すことを特徴とし、複数の入出力処理装置と、呼処理装
置と、処理装置間を接続するバス制御回路と処理装置間
の情報の送受のための共用メモリより構成される。
（ｅ） 考案の実施例
次に本考案の一実施例について図面を参照して説明する
。
。
第２図は本考案の一実施例の構成を示すブロック図であ
る。
る。
交換機の通話路装置Ｓ Ｗ ｏ ＝ Ｓ Ｗ ｉは、入
出力処理装置ＮＰｏ＝ＮＰｉに接続線群Ａｌ、１２によ
りそれぞれ１対１対応の形で接続される。
出力処理装置ＮＰｏ＝ＮＰｉに接続線群Ａｌ、１２によ
りそれぞれ１対１対応の形で接続される。
通話路装置ＳＷは、入出力処理装置ＮＰにより制御され
る。
る。
ＳＷとＮＰの単位で分散されている処理装置間の通信の
ために、バスＢＳｏにより接続スる。
ために、バスＢＳｏにより接続スる。
以上は入出力処理を中心とした制御構成である。
次に呼処理に対する制御構成を説明する。
複数の呼処理装置ＣＰｏ〜ＣＰｊは必要な負荷を分散し
て制御するようにバスＢＳ１に接続線群ｔ１５゜ｌ １
６により接続する。
て制御するようにバスＢＳ１に接続線群ｔ１５゜ｌ １
６により接続する。
呼処理装置間ＣＰｏ−ＣＰｊの情報の伝送は接続線群ｔ
１□、ｔ１８に接続された共用メモリバスを介して行な
われ、また、この共用メモリバスＣＭＢには該呼処理装
置から読み書きの可能な共通メモＩＪｃＭ接続線群ｔ１
９で接続されている。
１□、ｔ１８に接続された共用メモリバスを介して行な
われ、また、この共用メモリバスＣＭＢには該呼処理装
置から読み書きの可能な共通メモＩＪｃＭ接続線群ｔ１
９で接続されている。
一般にバスＢＳｏとＢＳｌは、処理装置ＮＰ、ＣＰの構
成により異るため直接接続できない。
成により異るため直接接続できない。
そこで、処理装置ＮＰとＣＰ間の通信を行うために、バ
スＢＳｏとＢＳｌを接続するためのバス制御装置ＢＣＴ
Ｌを設け、接続線群ｔ１２．ｔ１３によりバスＢＳ□、
ＢＳ１と接続する。
スＢＳｏとＢＳｌを接続するためのバス制御装置ＢＣＴ
Ｌを設け、接続線群ｔ１２．ｔ１３によりバスＢＳ□、
ＢＳ１と接続する。
更に、バス制御装置ＢＣＴＬには処理装置ＮＰ又はＣＰ
からシステムとして使用するタイプライタ、磁気テープ
などの入出力装置ＩＯも制御できるように接続線ｔ１４
で接続されている。
からシステムとして使用するタイプライタ、磁気テープ
などの入出力装置ＩＯも制御できるように接続線ｔ１４
で接続されている。
第３図は第２図を更に詳細に示したブロック図である。
先ず、通話路装置ＳＷを制御する方法を説明する。
入出力処理装置ＮＰ内には、処理手順又は処理データを
格納するメモリＬＭと制御装置ＮＣＣより成る。
格納するメモリＬＭと制御装置ＮＣＣより成る。
制御装置ＮＣＣより、メモリＬＭに処理手順を読み出す
制御信号を信号線群／ｌ＝ １００を介して送出腰処理
手順の内容を信号線群ｔ１ｏｏを介して制御装置ＮＣＣ
が受けとり、制御装置ＮＣＣ内で通話路装置ＳＷの制御
内容を解析し、信号線群ｔ１を介して通話路装置ＳＷを
制御する。
制御信号を信号線群／ｌ＝ １００を介して送出腰処理
手順の内容を信号線群ｔ１ｏｏを介して制御装置ＮＣＣ
が受けとり、制御装置ＮＣＣ内で通話路装置ＳＷの制御
内容を解析し、信号線群ｔ１を介して通話路装置ＳＷを
制御する。
又、通話路装置ＳＷの内容を読みとる場合は、信号線群
ｔ１を介して制御装置ＮＣＣに読みとる。
ｔ１を介して制御装置ＮＣＣに読みとる。
複数の処理装置ＮＰ ｏ ＝ＮＰ ｉは同一機能の処理
を行うことができる。
を行うことができる。
バス制御装置ＢＣＴＬは、バス制御回路ＢＣＴと、入出
力制御回路ｌ０ＣＴより戒る。
力制御回路ｌ０ＣＴより戒る。
バス制御回路ＢＣＴば、バスＢＳｏとＢＳｌを接続する
ための回路で、異なる制御信号の整合、データ巾の整合
バス競合回路等で構成され、ＳＢＯとＢＳＩを処理矛盾
なく接続できる様にした回路である。
ための回路で、異なる制御信号の整合、データ巾の整合
バス競合回路等で構成され、ＳＢＯとＢＳＩを処理矛盾
なく接続できる様にした回路である。
ｌ０ＣＴはシステム全体としての人間とシステムのイン
タフェース用入出力装置（タイプライタなど）システム
バックアップファイル（磁気テープ装置など）を共通に
して制御装置ＮＰ 、ＣＰから匍刹できる様にするため
の回路である。
タフェース用入出力装置（タイプライタなど）システム
バックアップファイル（磁気テープ装置など）を共通に
して制御装置ＮＰ 、ＣＰから匍刹できる様にするため
の回路である。
呼処理装置ＣＰは、制御装置ＣＣとメモＩＪＭより構成
さりする。
さりする。
ＣＣは、メモリＭ内の制御情報により、ＮＰの制御を行
うかＮＰからの情報によりＣＰ内で処理することが大き
な仕事である。
うかＮＰからの情報によりＣＰ内で処理することが大き
な仕事である。
共用メモリＣＭはメモリ制御回路ＭＣＴＬとメモ！ＪＭ
ＣＭより成る。
ＣＭより成る。
ＣＭは各々のＣＰ間の情報転送に使用したり、資源の共
通管理を行うために、システム全体で１個のメモリを使
用する。
通管理を行うために、システム全体で１個のメモリを使
用する。
尚、処理装置ＮＰとＣＰは全く同一構成のものでも異な
ったものでもよく、規模も大きなものでも小さなもので
もよい。
ったものでもよく、規模も大きなものでも小さなもので
もよい。
又各信号線群は１本でもよく、信号線の使用は送受兼用
でも送受分離方式％式％ （ｆ） 考案の効果 本考案は以上説明した様に、小さな処理能力のプロセッ
サを複数個使用することにより、小規模時の経済性と大
規模システムへの拡張を容易にし、小規模から大規模ま
でのシステムを経済的に実現する効果がある。
でも送受分離方式％式％ （ｆ） 考案の効果 本考案は以上説明した様に、小さな処理能力のプロセッ
サを複数個使用することにより、小規模時の経済性と大
規模システムへの拡張を容易にし、小規模から大規模ま
でのシステムを経済的に実現する効果がある。
第１図は従来の処理システムを示すブロック図、第２図
は本考案の一実施例の構成を示すブロック図、第３図は
第２図をさらに詳細に示したブロック図である。 ３Ｗ、５Ｗｏ＝ＳＷｉ・・・通話路装置、ＣＰＲ・・・
メモリを音処理装置、ＮＰ ｏ＝ＮＰ ｉ 、 ＣＰ
ｏ〜ＣＰｊ・・・メモリを含む処理装置、ＢＳｏ、ＢＳ
□・・・処理装置間バス、ＣＭＳ・・・共用メモリバス
、ＢＣＴＬ・・・バス制御装置、ＩＯ・・・入出力装置
、ＣＭ・・・共用メモリ、ＮＣＣｏ＝ＮＣＣｉ・・・制
御装置、ＣＣ。 〜ＣＣｊ・・・制御装置、ＬＭｏ＝ＬＭｉ・・・メモリ
装置、Ｍｏ−Ｍｊ・・・メモリ装置、ＢＣＴ・・・バス
制御回路、ｌ０ＣＴ・・・人出力制御回路、ＭＣＴ Ｌ
・・・メモリ制御回路、ＭＣＭ・・・メモリ装置、ｌｏ
〜ｔｉｊ ・・・信号線群。
は本考案の一実施例の構成を示すブロック図、第３図は
第２図をさらに詳細に示したブロック図である。 ３Ｗ、５Ｗｏ＝ＳＷｉ・・・通話路装置、ＣＰＲ・・・
メモリを音処理装置、ＮＰ ｏ＝ＮＰ ｉ 、 ＣＰ
ｏ〜ＣＰｊ・・・メモリを含む処理装置、ＢＳｏ、ＢＳ
□・・・処理装置間バス、ＣＭＳ・・・共用メモリバス
、ＢＣＴＬ・・・バス制御装置、ＩＯ・・・入出力装置
、ＣＭ・・・共用メモリ、ＮＣＣｏ＝ＮＣＣｉ・・・制
御装置、ＣＣ。 〜ＣＣｊ・・・制御装置、ＬＭｏ＝ＬＭｉ・・・メモリ
装置、Ｍｏ−Ｍｊ・・・メモリ装置、ＢＣＴ・・・バス
制御回路、ｌ０ＣＴ・・・人出力制御回路、ＭＣＴ Ｌ
・・・メモリ制御回路、ＭＣＭ・・・メモリ装置、ｌｏ
〜ｔｉｊ ・・・信号線群。
Claims (1)
- 異種の処理機能を有する複数の異種の情報処理装置で構
成するマルチプロセッサシステムに耘いて、通話路系の
制御を主体にする複数の入出力処理装置と、呼制御を主
体にする複数の呼処理装置と、前記入出力処理装置相互
間を接続する第１のバス回路と、前記呼処理装置相互間
を接続する第２のバス回路と、前記第１と第２のバス回
路の接続制御を行なうとともにシステム共通に駆動する
入出力装置を接続し前記入出力処理装置及び呼処理装置
から同時アクセスできるバス制御回路と、複数の呼処理
装置から同時にアクセス出来る共通メモリを有し、交換
制御機能を実現することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11152782U JPS5844427Y2 (ja) | 1982-07-22 | 1982-07-22 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11152782U JPS5844427Y2 (ja) | 1982-07-22 | 1982-07-22 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5858649U JPS5858649U (ja) | 1983-04-20 |
| JPS5844427Y2 true JPS5844427Y2 (ja) | 1983-10-07 |
Family
ID=29905861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11152782U Expired JPS5844427Y2 (ja) | 1982-07-22 | 1982-07-22 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844427Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60105068A (ja) * | 1983-11-11 | 1985-06-10 | Nec Corp | 局デ−タ記憶装置制御方式 |
-
1982
- 1982-07-22 JP JP11152782U patent/JPS5844427Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5858649U (ja) | 1983-04-20 |
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