JPH07113916B2 - 複合計算機システム - Google Patents

Description

【発明の詳細な説明】 〔概要〕 複合計算機システムの共通メモリのポートを複数設け、
計算機システムの多重度に応じてポート、すなわちイン
タフェースを独立化して多重化された共通メモリの分散
配置を容易にし、あるいはインタフェースを適宜多重化
して、データの並列アクセスおよび転送を可能とし、ア
クセス時間を短縮させる。

〔産業上の利用分野〕

本発明は，共通メモリにより結合された複合計算機シス
テムに関するものであり，特に共通メモリに結合される
計算機システムの台数が多様である場合に、それぞれの
共通メモリの形態に適合できる汎用の共通メモリインタ
フェースを備えた複合計算機システムに関する。

〔従来の技術〕

一般に重要な業務を処理する計算機システムでは、特に
システムの信頼度を高める必要がある場合、二重化シス
テムがしばしば採用される。この二重化システムは、現
用系と予備系とからなり、現用系に障害が発生した場
合、直ちに予備系に切り換えて、業務を続行させるもの
である。

また性能向上を目的として、複数の現用系に機能を分担
させて並列に動作させ、これらに二重化システムと同じ
考えを適用して共通の予備系をもたせた多重化システム
もある。

このような二重化システムあるいは多重化システムで
は、障害発生時の系切り換えを円滑化する目的で、現用
系の運用状況データを定期的に予備系に渡したり、ある
いはある系の処理状況を他の系から参照したりする場合
があり、この場合、系間での情報交換を比較的高速に行
なわれる必要がある。

このための１つの手段として、共通メモリを設け、各系
がこの共通メモリをアクセスできるようにして、系間で
情報交換を行なう方式がある。

第８図に、共通メモリをそなえた複合計算機システムの
一般的構成を示す。

第８図において、１、２、３は、それぞれ＃０、＃１、
＃ｎのｎ＋１台の計算機システムを代表して示し、４は
これらのｎ＋１台の計算機システムによってアクセス可
能な共通メモリCM、５、６、７はそれぞれ各計算機シス
テム＃０、＃１、＃ｎに設けられる共通メモリ制御アダ
プタCMA、８、９、10は各共通メモリアダプタCMA5、
６、７と共通メモリ４とを結合する各１本のインタフェ
ースである。

ここで、複合計算機システムの多重度（ｎ＋１）が上る
と、インタフェースの本数もそれに比例して増加する。

一般に計算機システムは、二重化システムからそれ以上
の多重度の複合計算機システムへ必要に応じて拡張した
りあるいは逆に縮小できる柔軟性をそなえていることが
望まれる。また、その一方では、多重化システムあるい
はそれ以上の多重化システムのそれぞれにおいて、運用
目的に適した性能とコストの水準を満たしていることが
必要とされる。

〔発明が解決しようとする問題点〕

従来の共通メモリをそなえた複合計算機システムでは、
多重化システムの場合、共通メモリを単一構成とする
と、計算機システムが二重化されたことにより向上した
信頼度が共通メモリの部分で失われ、総合的な信頼度が
低下するため、共通メモリも二重化する必要がある。

しかし二重化した共通メモリを独立した筺体に納めた構
造で設けると、電源も独立に必要となり、またシステム
の設置スペースも大きくなるため、二重化した共通メモ
リを各系に分散配置する方法で解決を図ることが考えら
れている。

他方、三重化以上の多重化システムでは、上記した二重
化システムと同様に共通メモリも多重化して各系に分散
配置しようとすると、多重度を（ｎ＋１）とした場合、
各分散された共通メモリと各系との間の総インタフェー
ス本数が（ｎ＋１）^２本となるため、コストがかえって
上昇し問題となる。このため、多重度の高いたとえば三
重化以上の多重化システムの場合、共通メモリの多重度
を低く、たとえば二重化とし、これらを独立した筺体に
納めた構造が多く採用される。

この結果、システムの多重度により、共通メモリの形式
が異なることになる。しかし、たとえば二重化システム
から三重化システム以上へとシステムをグレードアップ
する場合、ハードウェアにあまり無駄が生じないことが
望ましい。

また、システムの多重度が上るほど、共通メモリに対す
るアクセス要求の競合が生じるため、共通メモリと各系
のシステム間のデータ転送速度を上げて、アクセス時間
の短縮を図る必要がある。

〔問題点を解決するための手段〕

本発明は、二重化システムあるいは三重化以上の多重化
システムに共用できる効率的な共通メモリインタフェー
スをもつ複合計算機システムを提供するものである。

第１図は、本発明に基づく複合計算機システムの基本的
構成を、２ポートをもつ共通メモリの場合について例示
的方法で示したものである。

11は、共通メモリCMである。

12、13は、それぞれインタフェースである。

14、15は、それぞれインタフェース12、13に含まれる多
重化モード制御線であり、たとえば２ポートをもつ共通
メモリの場合には，二重化システムと三重化以上の多重
化システムとを“0"、“1"で示す。

16、17は、ポートであり、それぞれインタフェース12、
13に対応している。

18は、RAM部であり、たとえば図示の場合は偶数アドレ
スRAMと奇数アドレスRAMとのバンク構造をとっている
（単一構造のRAMでもよい）。

19は、インタフェース制御部であり、多重化モードか二
重化モードかにより、ポート16、17を介して、それぞれ
インタフェース12、13からの同時的なアクセス要求を受
け付けて並列に処理するか、あるいはいずれか一方のイ
ンタフェースからのアクセス要求のみを受け付けて処理
する。

20は、多重化モード制御部であり、インタフェース12、
13中の多重化モード制御線14、15の信号を識別して、二
重化システムの場合には二重化モード、三重化以上の多
重化システムの場合には多重化モードをインタフェース
制御部19に指示する。

二重化モードでは、インタフェース12、13がそれぞれ別
の系の計算機システムの共通メモリアダプタCMAに接続
され、アクセスは各インタフェースを独立させた形で行
なわれる。また多重化モードでは、両方のインタフェー
ス12、13が連携された形で一時には１つの系のCMAのみ
に接続され、２つのアクセスが同時並列的に行なわれ
る。

以上述べた構成は,2ポートをもつ共通メモリについての
例であったが，一般に複数のポートを持つ共通メモリに
ついても同様に拡張できることは明らかである。たとえ
ば３ポートをもつ共通メモリの場合，各計算機システム
のインタフェース本数を３本とし，三重化以下のシステ
ムでは各ポートを別の計算機システムのインタフェース
に接続して独立的に制御し，四重化以上のシステムでは
３つのポートをまとめて一時に１つの計算機システムの
３本のインタフェースに並列接続して連携させて制御す
る。

次に第１図の構成にしたがって、本発明の作用を説明す
る。

二重化システムにおいては、アクセス要求をもった系の
共通メモリアダプタCMAが、共通メモリ11に対するアク
セスアドレスおよびデータを、CMAに接続されているイ
ンタフェース12、13の一方に順次のせる。このとき、多
重化モード制御線14、15のいずれか対応するものの信号
状態を、二重化システム（“0"）に設立する。

これに応じて共通メモリ11側では、多重化モード制御部
20が二重化システムであることを識別し、インタフェー
ス制御部19に二重化モードによるインタフェース制御を
行なわせる。

インタフェース制御部19は、ポート16、17を調べ、２つ
のインタフェース12、13からのアクセス要求が競合して
存在する場合には、所定の優先制御を行なって、一方の
インタフェースのアクセス要求を選択し、そのアクセス
アドレスをRAM部18に渡して、アクセス処理を実行させ
る。

次に、多重化システムの場合には、アクセス要求をもっ
た系の共通メモリアダプタCMAは、インタフェース12、1
3を２本並列に用いて、２組のアクセスアドレスと、さ
らに書き込みアクセスの場合にはそれぞれのデータと
を、共通メモリ11へ同時に送出する。このとき、CMA
は、多重化モード制御線14、15を、多重化システムを示
す信号状態（“1"）に設定する。

これにより共通メモリ11側では、多重化モード制御部20
が多重化システムであることを識別し、インタフェース
制御部19を多重化モードにより動作させる。

インタフェース制御部19は、多重化モードの場合、２つ
のポート16、17にアクセス要求を検出すると両方を受け
付け、同時並行的にそれらのアクセス処理をRAM部18に
行なわせる。もしもRAM部18がバンク構造をとってい
ず、物理的に同時並行的なアクセス処理を行なうことが
できない場合には、論理的なレベルで同時並行的なアク
セス処理を行なわせる。

次に、第２図（ａ）、（ｂ）の具体例を用いて、本発明
の共通メモリを使用した二重化システムと多重化システ
ムの構成を説明する。

第２図（ａ）は、二重化システムの例であり、26はＡ系
システム、27はＢ系システム、28、29はCPU、30、31は
ローカルメモリLM、32、33はチャネルCH、34、、５は共
通メモリアダプタCMAである。

また11A、11Bは第１図に示された構成をもつ共通メモリ
CMであり、12、13はそれぞれインタフェースである。

第２図（ａ）の二重化システムでは、二重化された共通
メモリCM11A、CM11Bは、それぞれＡ系システム26とＢ系
システム27とに分散配置され、そして各共通メモリの２
つのインタフェース12と13は、それぞれＡ系とＢ系のシ
ステムのCMA34と35に接続される。

第２図（ｂ）の多重化システムは、四重化システムとし
て示されているが、三重化以上の任意のシステムについ
て同様に構成できる。図において、36ないし39は多重化
システムを構成する４つの系＃０ないし＃３のシステ
ム、40ないし43は共通メモリアダプタCMA、44は独立の
共通メモリ装置である。そして11A、11Bは第１図に示さ
れている構成の共通メモリCMであり、12、13はインタフ
ェースである。

この多重化システムでは、インタフェース12、13が並列
化され、１つのインタフェースとして取り扱われるた
め、第２図（ａ）の場合にくらべて、共通メモリに対す
るデータ転送能力が２倍になり、系間の情報転送速度が
大幅に高められる。

このように、同じ構成の共通メモリが、任意の多重化シ
ステムに適用可能となる。

〔実施例〕

第３図ないし第６図を用いて、本発明の実施例を説明す
る。

第３図は、共通メモリCMと共通メモリアダプタCMAとの
間のインタフェース12、13の１実施例構成を示す。なお
図中の矢印の向きは、信号の方向を示している。

インタフェースを構成する各信号線の定義を次の表１に
示す。

第４図に、データ線にのせられる以下の３種類のデータ
の形式を（１）、（２）、（３）で示す。

（１） DTo−1st 第１図のRAM部18をアクセスするための第１メモリアド
レスを指定するために使用される。

（２） DTo−2nd 第１図のRAM部18をアクセスするための第２のメモリア
ドレスまたは制御データとアクセスモードとを指定する
ために使用される。

（３） READ/WRITEデータ RAM部18に対して偶数アドレスでREAD/WRITEされるバイ
トデータと、RAM部18に対して奇数アドレスでREAD/WRIT
Eされるバイトデータとで構成される。

第５図（ａ）、（ｂ）は、第２図（ａ）の二重化システ
ムの場合において、インタフェースを１本（第１図の1
2、13の一方）だけ用いて２バイト単位にREAD/WRITEア
クセスしたときの動作シーケンスを示す。第５図の
（ａ）はWRITEシーケンス、第５図の（ｂ）はREADシー
ケンスである。また図中のデータ（１）、（２）、
（３）は、それぞれ第４図の（１）、（２）、（３）に
対応している。

第６図は、第２図（ｂ）の多重化システムの場合におい
て、インタフェースを２本（第１図の12、13の両方）用
いて、４バイト単位にREAD/WRITEアクセスしたときの動
作シーケンスを示す。第６図の（ａ）はWRITEシーケン
ス、第６図の（ｂ）はREADシーケンスである。

第５図と第６図とも比較すると、READ/WRITEのいずれの
シーケンスにおいても、多重化システムの方が二重化シ
ステムよりも１クロック（１τ）分だけ、アクセス時間
が短くなることが分かる。

第７図に、先頭アドレスとアクセスモードとを指定し
て、任意長のデータ（ブロック）を連続アクセスするバ
ーストモードアクセスのシーケンス例を示す。図示の例
は、８バイト長データのアクセスの場合を示している
が、第４図（２）中のアクセスモードを適切に指定する
ことにより、16クロック分までのバーストモードアクセ
スが可能である。

このバーストモードアクセスを用いることにより、アク
セス時間をさらに短縮することが可能となる。次表に、
アクセスモードごとの所要アクセス時間（τ）の比較を
示す。

〔発明の効果〕 本発明による複合計算機システムは、二重化システムの
ように多重度が小さくて共通メモリを多重化し、各系に
分散配置する経済的なシステムに適合するとともに、こ
れを四重化システムのように多重度が大きいシステムに
拡張した場合にも、共通メモリを多重化して、それぞれ
のインタフェースを並列使用することにより、データ転
送速度を上げることを可能にし、各系からのアクセス時
間を短縮することができる。

【図面の簡単な説明】

第１図は本発明による複合計算機システムの原理的構成
図、第２図は本発明の作用を示す適用例の説明図、第３
図はインタフェースの実施例構成図、第４図はデータ線
の定義説明図、第５図は二重化システムの動作シーケン
ス図、第６図は多重化システムの動作シーケンス図、第
７図はバーストモードの動作シーケンス図、第８図は共
通メモリをそなえた複合計算機システムの一般的構成図
である。 第１図中、 11:共通メモリCM 12、13:インタフェース 14、15、多重化モード制御線 16、17:ポート 18:RAM部 19:インタフェース制御部 20:多重化モード制御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】多重化された複数の計算機システムが複数
   のポート（16,17）を有する１つあるいは複数の共通メ
   モリ（11）を介して結合されている複合計算機システム
   において， 各計算機システムは共通メモリ（11）に対するインタフ
   ェース（12,13）を共通メモリ（11）のポート数だけ複
   数本そなえ， 上記インタフェースは，計算機システムの多重化の度合
   に関する情報を通知するための多重化モード制御線（1
   4,15）を含み， 共通メモリ（11）は，上記インタフェース（12,13）中
   の多重化モード制御線（14,15）上の信号を識別して，
   多重化の度合が上記複数のポート（16,17）の数よりも
   低い場合には，上記複数のポート（16,17）のそれぞれ
   を別の計算機システムの各１本のインタフェースに接続
   して，それぞれのインタフェースを独立させて並列に制
   御し，また多重化の度合が上記複数のポート（16,17）
   の数よりも高い場合には，上記複数のポートを１組にし
   て，一時に１つの計算機システムの複数本のインタフェ
   ースと並列に接続し，複数本のインタフェースを連携さ
   せて同時並列的に制御することを特徴とする複合計算機
   システム。